PCB走线设计这个活儿，画得通和画得好之间隔着一整条鸿沟。做硬件这些年，我见过太多原理图挑不出毛病、一上电却状况百出的板子——时钟抖动大、通信误码、辐射测试过不去、模拟前端采出来全是噪声。追到最后，八成能在走线上找到原因。这个环节不像写代码，编译不过会直接报错；走线画歪了，板子照样能点亮，问题藏在波形里，等你小批量转量产才集中爆发，那时候改板的时间成本完全不是一回事。这篇就把我从最基础的线宽载流，到高速差分、回流路径、电源地处理这一路踩过来的东西整理一遍，既讲怎么画，也讲为什么这么画。适合刚上手画板的新人，也适合画了几年但一直靠"抄参考设计"过日子的朋友——如果你只会照着别人的板子挪线，不知道规则背后的原理，换个芯片、换个叠层就又懵了，那这篇应该能帮你把散落的知识点串成一条线。

1. 先把思路捋顺：PCB走线设计的整体框架

很多人拿到网表就开始动手，从连接器一路画到芯片，画到一半发现走不通了，再回头删线重来。这种干法在小板子上还能凑合，一旦板子超过六层、带几路高速接口，基本就是灾难。我在正式落线之前，会花相当一段时间做规划，这个阶段不产出任何一条走线，但它决定了后面所有工作的效率上限。

1.1 走线设计真正要解决的三件事

表面上看，布线就是把网表里的连接关系用铜落实到位，保证电气连通。但真正决定一块板子成败的，是三件互相牵制的事：信号完整性、电源完整性、电磁兼容。信号完整性关心的是波形到达接收端还剩多少形状，反射、串扰、损耗都归它管；电源完整性关心的是芯片引脚上拿到的电压稳不稳，纹波、压降、地弹都在这个范畴；电磁兼容则是前两者在板子外部世界的投影，走线环路大了、共模电流没泄放路径，就会变成辐射问题。

这三者的关系不是并列的，而是纠缠的。举个例子，你把某条时钟线为了避开一块区域而拉长了，信号完整性上多了一点损耗，但如果不小心让它跨过了一个电源平面的裂缝，回流被迫绕行，环路面积瞬间翻几倍，电磁兼容指标跟着崩。所以我判断一条走线合不合格，从来不是只看它"连上了没有"，而是问三个问题：参考平面完整吗？阻抗连续吗？回流路径短吗？这三个问题能过，大部分疑难杂症根本不会出现。

提示：新手最容易犯的错，是把走线当成二维的连线游戏。实际上每一条信号线都需要一个"返回电流的伙伴"，这个伙伴藏在你以为只是供电的平面里。看不见它，就等于闭着眼睛画板。

1.2 叠层与阻抗：动手画线之前就得定死的东西

叠层设计是走线设计的地基，地基定错了，后面再怎么优化都是打补丁。我见过有人四层板排成"信号-信号-电源-地"，理由是这样信号线可以走在两层上、布线方便。这个排法的致命问题在于：顶层信号线的参考平面是第二层的信号层，而信号层上是走线而不是完整的铜，参考面支离破碎，阻抗完全失控，回流只能去找更远的地，环路面积大得离谱。

合理的做法是让每一个信号层都紧邻一个完整的平面层。常见的四层板排法是：顶层信号、第二层完整地、第三层电源、底层信号。这样顶层以地为参考，底层以电源为参考（高频下电源平面和地平面通过去耦电容是等效短路的，同样能当参考面用）。如果是六层板，可以做成"信号-地-信号-电源-地-信号"或者"信号-地-信号-信号-地-电源"，核心原则是每个信号层都贴着平面，且叠层结构关于板厚中心尽量对称，避免压合后板子翘曲。

叠层定下来之后，介质厚度就固定了，阻抗也基本被锁死。这里必须建立一个概念：阻抗不是靠走线"调"出来的，而是靠叠层和线宽共同决定的。介质厚度决定了线宽的大致范围，你不能指望在 0.2mm 介质上做出 50Ω 却只给 4mil 线宽，物理上不成立。所以叠层评审这个环节，我一般会把阻抗计算表一起过一遍，把每层的目标阻抗、线宽、间距全部列清楚，形成一张表交给板厂确认他们能不能做。

1.3 布线顺序：为什么不能从连接器开始一路画到另一头

布线的顺序直接影响返工率。我的习惯是"先难后易、先定后动"：先把位置固定、扇出困难的器件（BGA、连接器、大电感）的逃逸区域处理掉，再把高速总线（差分对、等长组）整体规划走线通道，然后处理电源和地，最后才是那些随便连的慢速信号。

这么排的理由很实在：高速总线的走线通道是稀缺资源，它需要连续的参考平面、需要避开过孔密集区、需要预留等长调整的空间。如果先让慢速信号把好位置占了，高速线就只能绕远路，绕完一圈阻抗不连续点一堆。反过来，先布高速线，慢速信号总有办法过去，实在过不去拉一根飞线跳过去也行。

电源和地之所以放在信号之后，是因为大面积铺铜会挤压信号线的空间。如果先铺了铜再布线，你会不停地挖铜、补铜，效率极低。正确做法是先布信号，最后铺铜，铺完之后再回头检查一遍：有没有孤岛铜、有没有因为挖铜导致某条线的参考平面出现窄缝、地平面的缝合过孔够不够密。

2. 基础走线的底层逻辑：线宽、间距与回流

基础规则看起来最没有技术含量，恰恰是出问题最多的地方。我见过一条电源线按信号线的宽度画，通电后铜箔温度高到能把阻焊烤变色；也见过间距卡着板厂能力下限画，做出来批量短路。这些坑不涉及什么高深理论，纯粹是对规则背后的物理没概念。

2.1 线宽不是随便定的：载流、温升与压降的换算

线宽的第一个约束条件是载流能力，本质是焦耳热和散热之间的平衡。行业里通用的做法是查温升曲线：给定铜厚、线宽、允许温升，反查能过多大电流。我习惯用 1oz 铜（约 35μm 厚）作为基准记几个数，外层走线在允许 10℃ 温升时的大致载流如下表，这个表我贴在工位上好多年了，比翻手册快。

内层走线的散热条件差，同样线宽载流能力大概打六到七折。不过这里有个经验修正：如果内层走线紧贴大面积铺铜、且上下都有平面帮忙导热，实际温升会比教科书上的曲线低不少，这一点在近些年的载流研究里已经被反复验证。所以我在做电源层时，与其纠结线宽，不如保证铜皮面积和散热过孔的数量——散热过孔是免费的载流通道，一个 0.3mm 的过孔阵列，热阻下降得非常明显。

第二个约束是压降。电流流过铜箔必然产生压降，计算用最朴素的电阻公式就够：R = ρ·L/(w·t)，其中铜的电阻率取 20℃ 时的 1.72×10⁻⁸ Ω·m。举个实际算例：一条 1mm 宽、100mm 长、1oz 厚的电源走线，代入得 R = 1.72×10⁻⁸ × 0.1 / (1×10⁻³ × 35×10⁻⁶) ≈ 49 mΩ。如果这条线要过 3A 电流，压降就是 147mV，自身功耗 0.44W。对于 1.2V 这样的低压大电流轨，147mV 的压降意味着末端芯片只能拿到 1.05V，直接掉出工作范围。这就是为什么低压大电流的电源必须走平面而不是走线——平面把截面积放大了几十倍，压降问题自然消失。

注意：算压降的时候要算整条回路，包括输入端的走线、输出端的走线，甚至过孔和连接器的接触电阻。我吃过一次亏：板内走线算得漂漂亮亮，结果连接器选了个小规格的，接触电阻就有 30mΩ，大电流下直接发热发烫。

2.2 间距规则的来源与安全裕量

间距规则主要由三方面决定：板厂的工艺能力、电气安全要求、串扰控制需求。工艺能力是硬底线，现在的常规板厂做到 5/5mil（线宽/间距）没什么压力，4/4mil 也能做但要加钱，3/3mil 就属于精细线路，良率和价格都不友好。我的原则是能用 6mil 就不做 5mil，因为间距每缩小一档，短路风险和返修成本都在非线性上升。

电气安全方面，主要看工作电压和所处的环境污染等级。低压直流电路里，6mil 的间距对几十伏的电压绰绰有余；但如果是市电整流后的高压区域，间距就要按爬电距离来算，通常要 1mm 以上，并且要考虑开槽。这个部分属于安规范畴，不同产品类型要求差别很大，我一般会查对应的标准条款，不在布线上拍脑袋省空间。

串扰控制是间距规则的第三个来源，也是被误解最深的一个。下面第 3 节会详细讲，这里先给个结论：间距对串扰的抑制效果，只在耦合长度较长时才明显。短距离平行走个两三毫米，你把间距从 2W 拉到 3W，改善微乎其微；但如果两条线平行走了 50mm，那间距的作用就非常关键了。所以规则不要一刀切，按网络类型分级设置更有意义。

2.3 回流路径：走线的另一半

这是我认为整个走线设计里最重要、也最容易被忽略的概念。任何一条信号线里流动的电流，都必须在某个地方流回去，构成闭合回路。在低频时，回流电流会选择电阻最小的路径，也就是直着走；但在高频时，回流电流会选择电感最小的路径，也就是紧贴着信号线正下方流动，因为这样构成的环路面积最小。

理解这一点，很多现象就说得通了。信号线正下方的参考平面如果被一条裂缝切断，回流被迫绕到裂缝的尽头再折回来，环路面积瞬间放大，后果是三个：辐射增强、串扰加剧、信号边沿变缓。这就是所谓的"跨分割"问题，我在第 4 节会展开讲。

实践中怎么保证回流路径完整？几个具体做法：信号换层时，在过孔旁边就近打回流地过孔，距离控制在 1mm 以内，高速信号最好是 1 个信号孔配 1 到 2 个地孔；走线不要贴着平面边缘走，边缘处回流路径不完整；尽量避免在参考平面上开长条形的槽，如果必须开（比如做隔离），跨过槽的信号要加缝合电容。

提示：判断回流路径好不好，有个土办法——沿着信号线正下方用手指划一遍，如果能从驱动端一直划到接收端而不碰到任何障碍，基本就没问题。这个动作我到现在还会做，比看仿真图快。

3. 高速走线的实操细节

到了高速这一层，规则开始变得有条件——很多"必须遵守"的教条，其实都有适用范围。我见过有人给一条 10MHz 的 SPI 线做严格等长，也见过有人给 5Gbps 的差分对随便换层不加地孔。搞清楚每条规则背后的物理边界，比死记规则重要得多。

3.1 阻抗计算：手算一遍比信工具更靠谱

阻抗计算工具遍地都是，但我建议至少手算一遍，知道每个参数往哪个方向影响结果。以外层微带线为例，常用的工程近似公式是：

Z₀ ≈ 87 / √(εr + 1.41) × ln[5.98h / (0.8w + t)]

其中 h 是介质厚度，w 是线宽，t 是铜厚，εr 是介电常数。拿一个具体例子走一遍：常规 FR-4 板材 εr 取 4.2，外层到参考层介质厚度 0.2mm，1oz 铜 t = 0.035mm，目标阻抗 50Ω。

先算前面的系数：√(4.2+1.41) = 2.368，87/2.368 ≈ 36.7。要让 Z₀ = 50，则 ln[...] 必须等于 50/36.7 ≈ 1.361，反解指数得 e^1.361 ≈ 3.90。于是 5.98×0.2/(0.8w+0.035) = 3.90，解得 0.8w + 0.035 = 0.3066，w ≈ 0.34mm，约合 13.4mil。

这个结果和实际工程经验是吻合的——0.2mm 介质上的 50Ω 微带线，线宽大概在 12 到 14mil 之间。如果你算出来只有 6mil，那多半是介质厚度抄错了或者单位弄混了。我强调手算的意义在于建立"手感"：介质厚度翻倍，线宽大致也要翻倍；介电常数变大，同样阻抗需要的线宽变窄。有了这个手感，拿到一个新叠层你也能立刻判断板厂给的阻抗建议合不合理。

差分阻抗的计算要复杂得多，涉及线宽、间距、介质厚度的耦合关系，纯手算误差大，我一般直接用场求解器或者板厂提供的阻抗计算服务。但有一点必须自己把关：差分阻抗的目标值来自接口规范，不是拍脑袋定的。常见的 90Ω 用于某些通用串行接口，100Ω 用于以太网和多数高速差分总线，85Ω 也有应用。给板厂的阻抗表里，这些数值必须写清楚，并且注明是差分阻抗而不是单端阻抗。

3.2 差分对：耦合方式、对内等长与换层

差分对走线有三条硬要求：等长、等距、参考平面连续。听起来简单，做起来处处是坑。

先说耦合方式。差分对分紧耦合和松耦合两种。紧耦合就是两条线靠得很近，线间距小于线宽，耦合系数高；松耦合是两条线拉开距离，各自更多以地为参考。早年大家偏爱紧耦合，理由是抗干扰强。但实际测试下来，只要参考平面完整，松耦合的差分对在共模抑制和损耗表现上并不差，而且松耦合的线宽可以做得更宽，加工公差影响更小。我现在更倾向于根据板厂能力和布线空间来选，不必教条。真正关键的是：一条差分对从驱动到接收，耦合方式必须保持一致，不能前面紧耦合、中间为了绕障碍变成松耦合，那样阻抗会突变。

对内等长是必须严格遵守的。两条线之间的长度差会造成相位偏移，直接转化为共模噪声。对于几 Gbps 的差分接口，对内偏差我一般控制在 5mil 以内；低速一些的差分信号，10mil 也够用。调整等长时要注意，蛇形补偿要放在产生偏差的位置附近，不要全堆在末端——虽然严格来说只要总长相等就行，但把补偿分散开能减少局部阻抗不连续。

换层是差分对最容易翻车的地方。差分对换层时，两条线都要打孔，同时必须就近补充回流地孔。我见过一块板子，差分对换层打了两个信号孔，一个地孔都没加，结果眼图张开度惨不忍睹。原因很简单：换层意味着参考平面变了，回流电流没有通道，只能绕远路，环路面积暴涨。规范做法是每个信号过孔旁边 1mm 内配一个地过孔，条件允许就配两个，一左一右。

3.3 等长匹配的尺度把握

等长这件事，最大的误区是"所有线都要等长"。实际上只有需要保持相位关系的信号组才需要等长，比如并行总线的数据组、时钟与数据之间、多通道的差分对之间。一根复位信号、一根中断信号，等长毫无意义，只会浪费布线空间。

需要等长的时候，误差控制到多少？这个数值取决于信号速率和接收端的采样窗口。经验上，DDR 类并行总线的数据组内偏差控制在 ±10mil 以内比较稳妥，时钟差分对往往要求更严格。高速串行接口的通道间偏差，规范里通常会写明允许值，按规范留 30% 余量就行。我不建议盲目追求 ±1mil 这种极限值，因为板厂的加工公差本身就有 ±1mil 量级，你算得再精也被工艺吃掉，反而牺牲了布线质量。

蛇形线本身也有讲究。补偿用的蛇形段，相邻两条平行段的间距至少要 3 倍线宽，否则蛇形自己跟自己产生串扰，得不偿失。蛇形的幅度不宜过大，单段长度控制在 10mm 以内比较安全。另外，蛇形段不要放在阻抗敏感的位置，比如连接器扇出区域或者过孔密集区。

3.4 过孔、焊盘与阻抗不连续点

过孔在低速时只是一个连接点，在高速时就是一个货真价实的阻抗不连续结构。它的等效模型包含串联电感和对地电容，感抗随频率上升，容抗随频率下降，在某个频点上会形成谐振。过孔的寄生电容大致和孔径、焊盘直径成正比，和反焊盘直径成反比。

降低过孔影响的手段有几个：一是减小孔径和焊盘，常规 0.3mm 钻孔配 0.6mm 焊盘已经是很成熟的工艺；二是增大反焊盘（也就是平面上的隔离环），减少寄生电容；三是对于特别高速的信号，用背钻把多余的孔壁铜去掉，消除 stub 引起的谐振。背钻会增加成本，一般只在 10Gbps 以上的通道上考虑。

除了过孔，BGA 扇出区域也是阻抗不连续的集中地。BGA 焊盘间距小，出线必须用细线，线宽一变阻抗就变。处理办法是在焊盘附近做渐变过渡，不要突变；同时尽量缩短细线段的长度，出了扇出区立刻恢复到标准线宽。这个细节在仿真里看得非常清楚，实测时表现为眼图闭合、抖动增大。

4. 电源与地：走线设计里最容易被低估的部分

很多人把电源和地当成"连上就行"的部分，实际上板子上出问题的概率，电源地占了一半以上。信号完整性问题往往是局部的，电源问题却是全局的——一个去耦没做好，整片芯片的行为都会异常。

4.1 电源平面的分割与载流通道

电源分配网络的设计，核心是让电流从源头到负载的路径足够宽、足够短、阻抗足够低。做法上分两种：一是用平面，二是用粗走线。平面适合大电流、多负载的场合，因为它截面积大、电感低；走线适合小电流、局部供电，因为它灵活。

用平面的时候要注意分割。不同电压域必须分开，但分割的方式很有讲究。我见过把电源层切成好几块、每块之间留很宽的隔离带，结果某条信号线从上面跨过去，回流路径被切断——这就是典型的跨分割。正确做法是：分割线尽量短、尽量不走信号线下方；如果实在避不开，跨分割的信号两侧要加缝合电容，给回流提供一条高频通路。

载流通道的宽度要按电流算。除了前面讲的线宽载流，还有一个容易被忽略的点：平面的颈部。一块完整的平面，如果被一堆过孔和走线挖得只剩一条窄缝，那这个窄缝就是整个平面的瓶颈，局部电流密度会非常高。我在铺完铜之后一定会打开平面层单独看一遍，找那些被挖得很细的连接处，能加宽就加宽，加不宽就补几根粗走线并联。

4.2 去耦电容的摆放与走线

去耦电容的作用是在高频时为芯片提供就近的电荷储备，同时把电源平面的高频噪声旁路到地。它有效的前提是回路电感足够小，而回路电感主要由电容的摆放位置和走线方式决定。

几个实操原则：电容要尽量靠近芯片的电源引脚，距离越短越好，一般控制在 2mm 以内；电容的地端要通过过孔直接连到地平面上，不要在表面绕一圈再打孔；电源端同样就近打孔连到电源平面，不要用细线串过去。我见过最常见的错误摆法是：电容放在芯片旁边，但电源端用一根细线连到远处的电源平面，地端也用细线绕到地过孔——这样一来看似有电容，实际上串联电感大得吓人，高频下完全失效。

容值的选择要按频段搭配。大容值（10μF 以上）负责低频段，中容值（0.1μF 到 1μF）负责中频段，小容值（几十 nF 以下）负责高频段。摆放上大容值可以离得稍远，小容值必须最近。这里有个反直觉的点：多个相同容值的电容并联，由于等效串联电感的存在，实际阻抗曲线会在某个频点出现反谐振峰，反而变差。所以搭配不同容值、不同封装尺寸的电容，比堆一堆同规格的电容更有效。

4.3 跨分割、地弹与单点接地

跨分割前面提过几次，这里展开说清楚。信号线跨越两个不同参考平面的缝隙时，回流电流必须绕过缝隙，环路面积增大，结果是辐射和串扰同时恶化。更麻烦的是，如果两个平面属于不同的电源域，回流还会通过去耦电容形成一条意料之外的路径，引入额外的噪声耦合。

解决办法有优先级：最好的办法是不跨——调整布线，让信号在同一个参考平面区域内完成传输；次好的办法是加缝合电容，在跨分割的位置两侧各放一个 0.1μF 级别的电容，把两个平面在高频上短接起来；最差的办法是不管，指望它自己能过。我在评审时会把跨分割当作红线问题处理，能改就改。

地弹是另一个高频问题，本质是电流快速变化时，地平面上的寄生电感产生压降，导致芯片内部的地参考和板子的地参考之间出现瞬时电压差。抑制手段包括：增加地过孔数量降低电感、在芯片下方保证连续的地平面、避免用细走线做地连接。模拟电路和数字电路的分地问题，我的做法是单点连接但不做硬分割——用一个窄桥或者一组过孔把模拟地和数字地连起来，位置选在 ADC 或者接口芯片的下方，让回流有明确的、唯一的路径。

5. 常见问题与排查实录

理论和实操之间总有一段距离。下面这些是我这些年反复遇到的具体问题，整理成速查形式，遇到类似现象可以先对着看一遍。

5.1 问题速查表

5.2 几个典型的排查过程

有一次做一块带高速差分接口的板子，样机回来之后链路训练时通时不通，误码率在特定温度下明显恶化。第一反应是查阻抗，用测试 coupon 量出来差分阻抗基本在目标值附近，排除了板厂加工问题。然后查等长，发现某一段为了避让一个连接器，对内长度差了将近 40mil，补的蛇形线又堆在末端，形成了明显的阻抗不连续。改板时把蛇形补偿拆散、分散到整段走线上，同时在内层换层处补了两个地过孔，问题消失。

还有一次是模拟前端噪声大，采集到的数据抖动明显。示波器上看到噪声和某个数字信号的翻转同步，说明是串扰。查布线发现模拟输入线有一段和一条时钟线平行走了将近 30mm，间距只有 2 倍线宽。当时的板子空间很紧张，没法完全拉开距离，最后是在两条线之间插入了一条接地的屏蔽走线，并每隔 10mm 打一个地过孔，噪声下降了大约 15dB，勉强达标。这个案例给我的教训是：模拟信号和数字信号的隔离，要在布局阶段就规划好，到了布线阶段再补救，能用的手段非常有限。

第三个案例比较典型：一块板子的小电流电源轨上，负载芯片偶尔复位。查电源纹波，发现纹波幅值不大，但波形上有高频毛刺。最后定位到去耦电容的摆放——0.1μF 的电容放在芯片背面，但地端通过一根 0.2mm 的细线绕了 5mm 才打到地过孔，串联电感把高频去耦能力完全吃掉了。把电容挪到正面、地端就近打孔之后，毛刺消失。

5.3 我的避坑清单

以下这些是我自己总结、每次开新项目都会过一遍的条目，纯经验，教科书上不一定写：

• 布线开始前，先把阻抗表和叠层表钉死，让板厂书面确认，别等做完再问。
• 所有跨分割的信号，在评审清单上单独列一行，逐个确认是否有缝合电容或者改线方案。
• 差分对换层处的地过孔，我要求自己在图上逐个打勾，不靠记忆，因为这个太容易漏。
• 电源平面的载流瓶颈，铺完铜之后单独打开平面层看一遍，重点找被过孔阵列切出来的窄缝。
• 去耦电容的地过孔，宁可多打一个，也不要让电流绕路，一个过孔的成本几乎为零。
• 蛇形等长的间距不要小于 3 倍线宽，这个数值我从来不打折扣。
• 板边 20H 以内的区域尽量不要走线，尤其是时钟类信号，边缘辐射很难压。
• 每个项目的最后，用设计规则检查跑一遍悬空网络、单孔连接、锐角走线，机器比人靠谱。

最后分享一个我自己觉得挺有用的小习惯：每次投板前，把电源层和地层单独打开，只看这两层，用眼睛扫一遍有没有被切断的通道、有没有孤岛、有没有过窄的连接。这个动作花不了十分钟，但它抓到的问题，往往是那种在原理图和布线图上都看不出来、只有上电才会暴露的问题。走线设计做到最后，拼的不是软件用得多熟练，而是你脑子里有没有一张清晰的"电流往哪儿流"的地图。