简介：这份资源是一份面向电子信息、自动化及相关专业本科生与初学者的毕业设计文档，围绕基于FPGA的数据采集系统展开，帮助读者理解如何以FPGA为核心搭建多通道实时采集与存储方案。压缩包内共1个doc文件，约526KB，为完整的本科毕业设计说明书，涵盖绪论、系统硬件设计等章节，可据此梳理课题背景、整体设计方案与硬件实现思路。文档中详细讨论了六十四路模拟信号、八路无源开关量信号及一路数字脉冲信号的采集需求，并给出由信号采集模块、存储器模块、中心控制模块、接口电路等组成的系统框图，涉及A/D转换、多路模拟开关、电压跟随器与并口传输等具体电路设计。已有638人学习下载，适合需要参考数据采集系统设计流程、撰写开题报告或进行FPGA采集方案入门实践的同学对照研读。

1. 从“64 路模拟信号怎么塞进一片 FPGA”说起

做数据采集方案，最怕的不是指标定得高，而是指标定得散。六十四路 0～5V 模拟信号、八路无源开关量、一路 TTL 或 12V 脉冲数字信号，这三类信号如果各配一套采集链路，板子面积和成本立刻失控。这套基于 FPGA 的数据采集系统，核心思路就是用一片 FPGA 做中心控制，把模拟开关、A/D 转换、电平调理、光电隔离、NAND Flash 存储和并口上传串成一条统一时序链，让多路信号分时复用同一套量化与存储通路。它适合正在做数据采集方向毕设或课设的同学，也适合需要一份多通道采集硬件方案做参考的从业者。下面按需求、硬件设计、FPGA 逻辑、存储与接口、避坑、验收的顺序，把整套方案拆开讲。

2. 需求拆解与总体架构：三类信号如何汇入一条数据链

2.1 先把采集指标翻译成硬件约束

需求里写的是“六十四路模拟信号，电压范围 0～5V”，这句话落到硬件上至少拆成四个约束：通道数决定模拟开关的规格，电压范围决定前端跟随器和 A/D 输入量程，采样实时性决定 A/D 转换速率和 FPGA 时序余量，存储深度决定 Flash 容量和页编程策略。很多方案翻车就翻在只盯着通道数，忽略了“分时复用”带来的建立时间问题——模拟开关切换后，信号需要经过跟随器和 A/D 采样保持电路稳定，切换太快，前一路的残压会串到后一路，读数就是玄学。

我一般会先算一笔时间账：假设单通道建立加转换留 2μs，64 路轮询一遍约 128μs，对应整帧刷新率约 7.8kHz。这个量级对过程控制、状态监测足够，但如果被测信号里有快速瞬变，就得重新分配通道或提高 A/D 速率。方案里选 AD9221，12 位、最高 1.5MSPS，单通道转换时间远小于 2μs，余量是够的。把这条时间账写进设计说明，答辩时被问“为什么选这个速率”就有据可依。

2.2 总体架构：四个模块加一条控制主线

整套系统按功能划成四块：信号采集模块、中心控制模块、存储器模块、接口电路。信号采集模块再细分模拟通道、数字通道、开关量通道；中心控制模块以 FPGA 为核心，外挂晶振、配置 EPROM 和供电芯片；存储器模块用 NAND Flash；接口电路走并口与 PC 通信。四块之间不是并列关系，而是围绕 FPGA 的一条控制主线：FPGA 产生模拟开关的通道选择码、A/D 的采样时钟、Flash 的读写时序、并口的握手信号，所有时序都由它统一协调。

这种“一片 FPGA 管全部时序”的架构，好处是省掉大量分立逻辑芯片，板子小、调试点集中；代价是 FPGA 内部逻辑要写得干净，否则一个状态机卡死，整条链都停。通常的做法是把 FPGA 内部再分成采集控制、存储控制、接口控制三个子状态机，用使能信号串起来，而不是揉成一个大状态机。下面几章就按这个分层往下落。

2.3 模块职责与信号流向表

把模块职责写成表，比画一堆框图更利于后期核对引脚分配：

这张表在后期联调时特别有用：哪一路没数据，先对着表查该路的使能信号有没有出来，比盲猜快得多。

3. 硬件通道设计：模拟、数字、开关量三条链路怎么落地

3.1 模拟通道：跟随器、模拟开关、A/D 的串联细节

模拟通道的顺序是电压跟随器 → 模拟开关 → A/D 转换器。跟随器用 LM324 四运放，作用是提高输入阻抗、稳定信号，避免 64 路信号源内阻差异直接影响采样精度。LM324 单电源可用、静态功耗小，做 0～5V 范围的缓冲足够，但要注意它的输出摆幅到不了电源轨，靠近 0V 和 5V 两端会有非线性，标定时要把两端各留一点余量。

模拟开关选 ADG506，16 选 1，低泄漏约 20pA、导通电阻约 200Ω、开关时间约 200ns。64 路需要四片 ADG506 级联，由 FPGA 给出 A1～A4 做通道选择、A6 做片选使能。这里有个容易忽略的点：ADG506 的导通电阻和后续 A/D 输入阻抗形成分压，200Ω 对 AD9221 的输入阻抗影响很小，但如果前端信号源内阻很大，误差就会显现。所以跟随器要放在开关之前，而不是之后。

A/D 用 AD9221，12 位、单电源 +5V、并行 TTL 输出，时钟由 FPGA 提供。它的多级差分管线结构在 1.5MSPS 下有效位数约 11.3 位，信噪失真比约 70dB，对 0～5V 量程来说，1LSB 约 1.22mV，做一般工业量监测够用。接线时模拟信号从 VINA 单端输入，输出 12 位直接进 FPGA。下面是一段 FPGA 侧驱动 AD9221 采样并打包的简化逻辑，用 Verilog 写，重点看时序配合：

// AD9221 采样控制：通道轮询 + 采样时钟 + 数据打包 // clk_50m: 50MHz 系统时钟; ad_clk: 送给 AD9221 的采样时钟 reg [5:0] ch_sel; // 64 路通道计数 reg [11:0] ad_data_r; // 锁存的 A/D 数据 reg [15:0] fifo_din; // 打包后写入 FIFO 的数据 always @(posedge clk_50m or negedge rst_n) begin if (!rst_n) begin ch_sel <= 6'd0; ad_data_r <= 12'd0; end else if (sample_en) begin // 通道切换后等待建立，再发采样时钟 if (settle_cnt == SETTLE_MAX) begin ad_clk <= 1'b1; // 上升沿启动转换 ad_data_r <= ad_bus; // 转换完成后锁存 12 位 ch_sel <= ch_sel + 1'b1; // 轮询下一路 end end end // 打包：通道号高 6 位 + 数据低 12 位，便于上位机还原 assign fifo_din = {2'b00, ch_sel, ad_data_r};

这段逻辑的关键在settle_cnt：通道切换后必须等模拟开关和 A/D 采样保持稳定，再发采样时钟，等待长度按前面算的建立时间给。fifo_din把通道号和数据拼成一帧，上位机拿到后能直接按通道还原波形，不用另存通道映射表。参数SETTLE_MAX是唯一需要按实际板子调的，调小了通道间串扰明显，调大了帧率下降，通常从 2μs 对应的计数值起步，用已知直流信号逐通道扫一遍看串扰。

3.2 数字通道：钳位调压不能只靠一个稳压管

一路数字脉冲可能是 TTL 电平，也可能是 0V/12V 脉冲，而 Flash 和 FPGA 的 I/O 是 3.3V，必须做电平调整。方案里用 3.3V 稳压管做钳位：输入高于 3.3V 时钳在 3.3V，低于 3.3V 时不变。这个电路简单，但有两个坑要提前说清。一是稳压管钳位靠限流电阻配合，电阻取值要保证稳压管工作在击穿区又不超功耗，12V 输入时电阻上的压降和电流要算一遍；二是钳位后的边沿会变缓，如果脉冲频率较高，需要在后级加施密特整形，否则 FPGA 采到的边沿位置抖动。

我一般会在钳位后串一个 74HC14 的施密特反相器做整形，顺便把极性按需要翻回来。这样数字通道的输入范围覆盖 TTL 和 12V 两档，输出是干净的 3.3V 边沿，FPGA 直接采不会出现“计数多一个少一个”的怪现象。

3.3 开关量通道：隔离与驱动是两件事

八路无源开关量，核心是隔离和驱动。隔离用光电耦合器，输入侧发光二极管、输出侧光敏三极管，电气上完全隔开，地电位差和外界电磁干扰不会直接窜进采集系统。电路工作过程是：输入低电平，发光二极管不导通，光敏三极管截止，输出高；输入高电平，二极管发光，三极管饱和，输出低。所以光耦本身兼有反相和电平转换作用，写逻辑时要记得这个极性。

限流电阻 R71 决定二极管导通电流，一般取数毫安；输出侧电阻 R72 要兼顾拉电流能力和暗电流影响，取值太小输出低电平不够低，太大高电平带负载能力弱。驱动用 74HC14，施密特输入把缓慢变化或不规则的开关边沿整形成陡峭边沿，六路反相器独立，够八路开关量分配。这里血泪经验是：光耦的电流传输比 CTR 有离散性，批量做板时 R72 要按最差档位核算，不能只按手头一颗样品调通就定值。

4. FPGA 中心控制与存储：时序怎么排、Flash 怎么写

4.1 FPGA 内部逻辑划分与配置电路

FPGA 选 XC2S50，配置存储器用 XC18V01，供电用 TPS70358。选它的理由不是性能多强，而是逻辑资源够用、开发链成熟、配置方式简单，毕设和课设场景下资料好找、调试门槛低。内部逻辑按三个子状态机划分：采集控制状态机负责通道轮询和 A/D 时序，存储控制状态机负责 Flash 的页编程和块擦除，接口控制状态机负责并口握手。三者用 FIFO 解耦，采集侧写、存储侧读，速率不匹配时 FIFO 起缓冲作用，不会因为 Flash 编程忙就把采集卡停。

配置电路要注意的是上电顺序和配置时钟。XC18V01 作为主配置器件，上电后按固定时序把配置数据串行送入 FPGA，这段时间 FPGA 的 I/O 处于高阻，外围电路不能有强上拉把总线拉死。通常的做法是在关键控制线上加弱下拉，等配置完成、用户逻辑接管后再释放。

4.2 NAND Flash 的读写擦时序要点

存储用 K9F1G08，128M×8bit，NAND 工艺，3.3V 单电源，掉电不丢数据。NAND 的特点是页编程、块擦除，写之前必须先擦，而且擦除单位是块（128KB），不是字节。管脚上 CLE 是命令锁存、ALE 是地址锁存、CE 片选、WE 写使能、RE 读使能、R/B 忙闲指示。命令、地址、数据都走 I/O0～I/O7 复用的 8 位口，靠 CLE/ALE 区分当前传的是哪类信息。

一次页编程的典型流程是：发写命令 80h → 发列地址两周期、行地址两周期 → 连续写一页数据 → 发确认命令 10h → 等 R/B 变高表示编程完成。地址周期数不能少，少了会写到错误页；R/B 等待不能省，省了会在忙时发下一条命令，整页数据作废。下面是一段 Flash 页编程的时序骨架，重点看命令、地址、数据的顺序和忙等待：

// K9F1G08 页编程骨架：命令 -> 4 周期地址 -> 数据 -> 确认 -> 忙等待 task flash_page_program; input [15:0] col_addr; // 列地址（页内偏移） input [15:0] row_addr; // 行地址（页号） begin flash_cmd = 8'h80; // 写命令 flash_addr = col_addr[7:0]; // 列地址低字节 flash_addr = col_addr[15:8]; // 列地址高字节 flash_addr = row_addr[7:0]; // 行地址低字节 flash_addr = row_addr[15:8]; // 行地址高字节 // 连续写入一页 2048 字节数据 for (i = 0; i < 2048; i = i + 1) flash_data = page_buf[i]; flash_cmd = 8'h10; // 确认编程 wait_rb_high(); // 等 R/B 拉高，编程完成 end endtask

这段骨架里，wait_rb_high()是必须实现的，不能用一个固定延时替代，因为不同批次的芯片编程时间有差异，固定延时要么不够要么浪费。列地址两周期、行地址两周期共四个地址周期，和芯片手册一致，少一个周期就会错位。页大小按 2048 字节组织，和 K9F1G08 的页结构对应，写满一页再触发编程，比逐字节写效率高得多。

4.3 采集与存储之间的 FIFO 缓冲

模拟量经 A/D 转换后先进 FIFO，数字量和开关量经 FPGA 内部串并转换后也进 FIFO，再由存储状态机按页读出写 Flash。FIFO 深度按“Flash 一页编程期间采集侧产生的数据量”来定：假设页编程加忙等待约 300μs，采集帧率 7.8kHz，这期间约产生 2～3 帧数据，FIFO 留 8 帧深度就有余量。深度给太小，Flash 一忙就丢数；给太大，占 FPGA 内部块 RAM，影响其他逻辑布局。这个折中在方案里要写明依据，答辩时是加分项。

5. 避坑与排查：这类采集板最容易翻车的五个点

5.1 通道间串扰，读数像“玄学”

现象是某一路输入固定直流，相邻通道切换时该路读数跟着跳。原因多半是模拟开关切换后建立时间不够，前一路残压通过开关寄生电容耦合过来，或者跟随器输出阻抗偏高、驱动能力不足。解决办法是先加大SETTLE_MAX看串扰是否消失，确认是建立时间问题；若仍存在，检查跟随器反馈电阻和电源去耦，必要时在模拟开关输出加小电容滤波，但电容不能大到影响采样速率。

5.2 Flash 写入偶发整页错乱

现象是回读数据某几页全错或部分错。原因通常是地址周期数不对、R/B 忙等待被跳过，或者写保护 WP 在上电过渡期间没处理好。排查时先用单页写、单页读的最小用例跑通，再逐步加连续页；同时用逻辑分析仪抓 CLE、ALE、WE 和 R/B，看命令和地址的锁存沿是否对齐。解决的关键是把忙等待做成状态机的一个显式状态，而不是靠延时估算。

5.3 数字脉冲计数多一或少一

现象是脉冲频率不高，但计数值总差一两个。原因多是钳位后边沿变缓，FPGA 在边沿附近采到抖动，或者施密特整形缺失。解决是钳位后加 74HC14 整形，并在 FPGA 侧对输入做两级同步加数字滤波，滤波宽度按脉冲最小宽度的一半取，既滤毛刺又不丢窄脉冲。

5.4 上电配置期间外设误动作

现象是每次上电瞬间继电器或执行机构抖一下。原因是 FPGA 配置期间 I/O 高阻，外围上拉把控制线拉成有效电平。解决是在关键控制线加弱下拉，或把执行机构的使能信号与 FPGA 的配置完成信号做与逻辑，配置没完成前强制禁止输出。

5.5 并口上传数据错位

现象是上位机收到的数据帧通道号和数据对不上。原因多是并口握手时序和 FPGA 侧 FIFO 读出节奏不匹配，或者打包格式在两端理解不一致。解决是把帧格式固定成“帧头 + 通道号 + 数据 + 校验”，上位机按帧头对齐，校验不过就丢帧重同步，比逐字节猜边界可靠得多。

6. 验收与答辩：怎么证明这套采集系统真的能用

验收不要一上来就跑全通道全速率，按“单点静态 → 单通道动态 → 多通道轮询 → 长时间存储回读”四步走。第一步，给某一路输入已知直流电压，比如 1.000V、2.500V、4.000V，回读码值换算成电压，看误差是否在 1～2 个 LSB 内，这一步验证 A/D 和前端链路。第二步，单通道输入方波或正弦，看波形还原和幅值，验证采样时序。第三步，多通道同时给不同直流，看通道间串扰，验证模拟开关和建立时间。第四步，连续采集写入 Flash 半小时以上，断电后回读，看数据完整性和掉电保持。

答辩时最容易被追问的是“精度怎么保证”和“为什么这么选器件”。精度这条线要能说清误差来源：A/D 量化误差、前端跟随器非线性、模拟开关导通电阻分压、基准电压温漂，每一项大概占多少，哪些是主要的。器件选型要能对上需求：AD9221 的 1.5MSPS 对应 64 路轮询的帧率余量，ADG506 的 16 选 1 对应 64 路分四片，K9F1G08 的 128MB 对应多长时间的采集数据量。把这些对应关系写成一张验收对照表，比背参数有用。

我自己的习惯是，每次板子焊完第一件事不是上电跑全流程，而是先只焊电源和 FPGA 配置电路，确认能配置成功、时钟能起振，再逐块焊、逐块测。早年有一次图省事一次焊完，结果上电后采集数据全是乱的，查了两天才发现是配置电路一个下拉电阻没焊，FPGA 根本没正常配置，外围却在乱输出。从那以后我每次做这类采集板都强制走一遍“电源—配置—时钟—单通道—全通道”的分段上电流程，每一步留测试点。希望这套结构和验收思路能帮到你，照着改一改就能落成自己的方案。

本文还有配套的精品资源，点击获取