3.1 存储系统概述
3.1.1 存储器的层次结构
核心目标：解决存储器速度、容量、成本三者之间的矛盾。
存储层级（由CPU向外）：寄存器 → Cache（高速缓存） → 主存（内存） → 辅存（外存）。越靠近CPU，速度越快、容量越小、单价越高。
Cache：CPU和主存之间，缓解CPU与主存速度差距。
主存：CPU可直接寻址，存放当前运行程序与数据。
辅存：CPU不能直接访问，数据必须调入主存才能使用，用于长期保存大量信息。
局部性原理（层次结构理论基础）
时间局部性：刚刚访问过的内容，短时间内大概率再次访问。
空间局部性：访问某一单元，相邻地址单元很快也会被访问。
3.1.2 存储器的分类
- 按系统作用：高速缓存Cache、主存储器、辅助存储器。
- 按存取方式：
RAM随机存取存储器：任意单元存取时间相同，断电信息丢失；
ROM只读存储器：正常工作只能读出，断电信息保留；
SAM顺序存取存储器：如磁带，存取时间和位置相关；
DAM直接存取存储器：如磁盘，先寻道再顺序读取。 - 按介质：半导体存储器、磁表面存储器、光存储器。
- 按信息保存性：易失性存储器（RAM）、非易失性存储器（ROM、磁盘）。
3.1.3 存储器的编址和端模式
编址方式：按字编址、按字节编址（最常用）、按半字/双字编址。每个存储单元分配唯一地址编号。
端模式：
大端模式：高字节存放在低地址；
小端模式：低字节存放在低地址，x86架构CPU使用小端。
3.1.4 存储器的技术指标
存储容量：存储单元个数 × 每个单元位数。
存取时间：发起读写请求到操作完成的时间。
存取周期：两次连续访问存储器的最小间隔，存取周期≥存取时间。
带宽：单位时间传输的数据量，带宽=位数/存取周期。
可靠性：平均故障间隔时间MTBF，数值越大越稳定。
3.2 静态随机存取存储器（SRAM）
3.2.1 基本的静态存储元阵列
SRAM存储元由6个MOS管构成触发器，依靠双稳态电路保存0、1，不需要刷新，不断电数据不变。
结构包含存储元阵列、行译码、列译码、读写驱动电路。字线选中一行单元，位线负责读写信号。
3.2.2 基本的SRAM逻辑结构
地址分为行地址、列地址二维译码；数据线双向共用；控制线包含片选CS、读写使能WE。
读操作：CS有效，WE为高电平，输出数据；
写操作：CS有效，WE为低电平，写入数据。
3.2.3 SRAM读/写时序
读时序：地址稳定 → 片选有效 → 数据稳定输出；地址撤销，数据消失。
写时序：地址稳定 → 片选有效 → 写信号有效，写入数据。
必须满足地址、片选、写脉冲的建立时间要求，否则读写错误。
3.2.4 存储器容量的扩充
位扩展：芯片字数足够，位数不足；地址、控制线并联，数据线分开。
字扩展：芯片位数足够，字数不足；数据线并联，高位地址译码产生片选。
字位同时扩展：字扩展+位扩展组合使用。
SRAM特点：速度快、集成度低、成本高，用作Cache。
3.3 动态随机存取存储器（DRAM）
3.3.1 DRAM存储元的工作原理
存储元由1个MOS管+电容组成，依靠电容有无电荷区分0和1。电容会漏电，必须定时刷新，否则信息丢失。
3.3.2 DRAM芯片的逻辑结构
地址引脚复用，行地址、列地址分时传输，RAS锁存行地址，CAS锁存列地址，减少引脚数量。内部包含存储阵列、译码电路、读出放大、刷新电路。
3.3.3 DRAM读/写时序
读：RAS有效锁存行地址，CAS锁存列地址，读出电容信号；读操作会破坏电容电荷，自动恢复。
写：RAS、CAS依次有效，把数据写入电容。
3.3.4 DRAM的刷新操作
刷新按行执行，同一行全部单元同时补电荷，不需要列地址。刷新周期一般2ms。
集中式刷新：集中一段时间刷新，存在不能读写的死区；
分散式刷新：每次存取周期插入刷新，无死区，速度下降；
异步刷新：常用，均匀分配刷新任务，平衡死区和速度。
3.3.5 突发传输模式
给出起始地址后，芯片自动连续访问后续地址，不用反复发送地址，适合连续数据块读取。
3.3.6 SDRAM与DDR SDRAM
SDRAM：同步时钟，上升沿传输数据；
DDR SDRAM：上升沿、下降沿都传输数据，同等时钟下带宽翻倍。
3.3.7 数据校验
奇偶校验：只能检测错误；ECC校验：可以纠正1位错误，服务器内存使用ECC DRAM。
3.3.8 CDRAM
DRAM芯片内部自带一小块SRAM缓存，优化连续突发访问性能。
DRAM特点：集成度高、价格低、需要刷新，用作计算机主存。
本文仅为课程学习笔记，所有概念、史实、定义均整理自戴志涛、白中英主编的《计算机组成原理》教材，仅用于个人学习交流，不用于商业用途。教材著作权归原作者及出版社所有。