这篇文章我们来拆一个很硬核的东西TI 多相 BUCK 电源的 PCB 设计实战。注意这不是泛泛聊 DCDC 原理而是从原理图绘制到布局布线完整流程的第一篇。如果你平时画板子对电源部分心里没底或者正在做大电流供电方案那这篇文章值得认真看完。多相 BUCK 和普通单相 DCDC 最大的区别在于它不是把一个开关管做到很大而是用多个相位并联输出交错开关来降低纹波、提高瞬态响应并且把热量分散到更大面积。这种架构常用于 CPU/GPU/FPGA 内核供电、网络交换设备、服务器主板等高电流场景。TI 在这一领域有完整的控制器 DrMOS / 集成 FET 方案设计时既要懂电源拓扑也要懂 PCB 布局布线任何一个环节草率了后面调板都会很痛苦。这篇会从六个角度展开多相 BUCK 的核心选型思路、原理图怎么画、层叠怎么定、布局怎么摆、布线怎么走、以及最容易翻车的几个地方。第一篇先把整体流程和原理图部分讲透后面再分章节深入布局布线和实测验证。1. 多相 BUCK 设计核心能力速览在进入细节点之前先把多相 BUCK PCB 设计这件事的几个关键维度列出来方便你快速对号入座设计环节重点关注常见工具说明原理图设计控制器选型、相数配置、环路补偿TI PSpice / WEBENCH、Altium Designer需要确认 PWM 频率、电流采样方式、软启动/时序布局设计功率级环路面积、输出电容位置、反馈采样点Allegro / AD / 立创EDA决定 EMI 和稳定性的第一关布线设计SW 节点处理、电流路径、过孔载流Allegro / AD高 dv/dt 节点要控面积大电流路径要控阻抗层叠设计地平面连续性、功率层与信号层分离PCB 制板厂叠层模板多相 BUCK 最好有完整的地平面避免跨分割散热设计DrMOS / 电感热源分布、过孔散热Flotherm / 经验估算多相的散热优势来自分散布局需配合验证测试开关波形、效率曲线、瞬态响应示波器、电子负载、热像仪最终以实测为准从表格能看出来多相 BUCK 设计的下限是“能出电压”上限是“稳定、高效、低 EMI”。这篇系列文章的核心目标就是拉高上限。2. 环境准备与设计输入做多相 BUCK PCB 设计前先把设计输入和工作环境理清楚。2.1 设计输入清单没有明确的设计指标后面所有布局布线都是空中楼阁。至少需要确认以下参数输入电压范围比如 12V 单路、8V~16V 宽压输入还是 48V BUS 架构。输出电压与精度比如 0.8V / 1.0V 固定输出负载线Load Line要求。最大负载电流比如 30A、60A、120A决定相数。瞬态响应要求CPU 类负载 di/dt 可能达到 10A/µs 以上需要更高带宽。开关频率决定电感和电容选型也影响布局面积。PCB 尺寸和层数限制4 层、6 层还是 8 层直接影响回流路径设计。这些参数在原理图设计阶段就必须写清楚推荐用一个简单的 Excel 或 Markdown 表格锁定参数项设计值备注VIN 范围12V 单路以实际板卡电源输入为准VOUT1.0V电压精度 /-1%IOUT_MAX60A4 相设计每相约 15AFsw500kHz兼顾效率与电感尺寸瞬态10A/µs负载阶跃PCB 层数6 层L1 信号、L2 地、L3 电源、L4 信号/电源、L5 地、L6 信号2.2 软件工具准备根据你的实际环境选择Altium Designer适合中小团队原理图到 PCB 无缝衔接多通道设计能力适合多相电源。Cadence Allegro适合复杂板卡约束管理强适合大板框和高密度设计。嘉立创立创EDA适合原型验证开源库丰富快速出图打样。设计前建议准备的库文件TI 控制器/DrMOS 的原理图符号和 PCB 封装从 TI 官网或厂商库获取不要自己手绘关键封装。功率电感的 3D 模型和封装尺寸图。输入输出电容的封装注意尺寸与 ESR/ESL 参数对应。环路补偿元件的 0402/0603 封装采样电阻可能用到 2010 或 2512。2.3 网络搜索重点做多相 BUCK 的 PCB 设计时网上检索频率最高的问题基本集中在几个方向SW 节点能不能换层、电感下面要不要铺地、采样线怎么走才算开尔文连接、层叠厚度怎么定。这些问题不是孤立存在的后面布局布线章节里会逐一展开这里先建立一个基本认知多相 BUCK 的布局布线本质是在电流路径、开关噪声和散热三者之间找平衡。3. 多相 BUCK 原理图设计流程原理图不是把参考设计复制过来就行而是要理解每一部分的作用并且为布局布线预留正确的地网络和电源网络。3.1 控制器与功率级选型TI 多相 BUCK 方案通常分为两类集成 FET 控制器方案控制器内置驱动和上下管 MOSFET适合中低功率比如单相 10A~20A多相 30A~60A外围简单比较适合第一版做功能验证。控制器 DrMOS 方案控制器只负责 PWM 控制和环路补偿功率级用 DrMOS集成驱动 MOSFET 电流采样适合每相 20A 以上的高功率密度场景也是服务器主板的主流方案。选型时重点看这几个参数相数扩展能力4 相、6 相、8 相。开关频率范围是否支持 400kHz~1MHz。电流采样方式电感 DCR 采样还是 DrMOS 内置电流采样。数字接口PMBus / AVSBus能否实时读电压电流。封装QFN 还是 TSSOP散热焊盘大小。选型完成后建议先在 TI WEBENCH 或 PSpice 里做一遍仿真确认环路补偿初始值再回原理图填参数。3.2 原理图关键网络连接以 4 相 BUCK 为例原理图核心网络可以分成以下几组功率输入输出网络VIN输入电压接输入电容阵列、控制器 VIN 引脚、DrMOS 的 VIN。VOUT输出电压接输出电感、输出电容阵列、反馈采样点。GND所有功率地、信号地最终单点或就近连接。PWM 控制网络PWM1~PWM4控制器到各相 DrMOS 的 PWM 信号注意走线长度一致。VRS / IMON电流采样信号需要走差分线远离 SW。EN、PG、软启动时序控制信号低速率但注意不要被 SW 噪声干扰。环路补偿网络COMP / FB误差放大器输出与反馈输入补偿阻容靠近控制器放置接地回到 AGND。反馈采样点从输出电容远端单独走线回控制器不要直接就近拉 VOUT。下面给出一个简化的多相 BUCK 原理图文本描述便于对照设计这里不限定具体型号只展示连接关系控制器 U1: VIN - 输入电容 CIN_1/CIN_2 - VIN_PWR VDD - VIN_PWR 经 RC 滤波 EN - 上拉电阻时序控制 PWM1 - DrMOS U2.PWM PWM2 - DrMOS U3.PWM PWM3 - DrMOS U4.PWM PWM4 - DrMOS U5.PWM FB - 远端采样电阻 - VOUT_SENSE COMP - 补偿网络 R/C - AGND GND - AGND / PGND 单点连接 DrMOS U2 (Phase 1): VIN - VIN_PWR VOUT - L1 电感 - VOUT_PWR GND - PGND功率地 PWM - 控制器 PWM1 IMON - 控制器 IMON 网络差分回流3.3 环路补偿与元件选型多相 BUCK 的环路补偿和单相 DCDC 思路一致但要注意多相并联后输出电容可以减小前提是环路带宽够高。补偿网络建议从 Type-II 或 Type-III 开始根据实际 Bode 图结果调整。常用补偿元件取值思路零点频率设置在 LC 双极点附近。第二个零点放在 ESR 零点附近。高频极点用于滤除开关噪声一般放在 Fsw/2 左右。具体数值建议通过仿真得到不要凭空猜。TI 的 PSpice 模型和 Excel 计算工具可以省大量时间。3.4 原理图检查清单画完原理图后逐项检查每个功率级输入都有足够的去耦电容吗反馈采样点是否清晰标注是否引出测试点PWM 信号有没有加串阻一般建议 10~22 欧姆减缓振铃。软启动和时序逻辑是否满足上电需求控制器的 AGND 与 PGND 是否有明确的连接点这个检查很重要。很多布局布线问题根源是在原理图阶段网络划分就不干净。4. PCB 层叠设计与叠层厚度规划层叠设计是 PCB 设计中最容易被低估的一环。多相 BUCK 处理的电流大、开关沿陡回流路径如果被破坏EMI 和信号质量都会出问题。4.1 推荐层叠结构以 6 层板为例推荐结构如下层主要功能说明L1顶层信号 / 功率SW 节点、PWM 走线、敏感信号L2完整地平面不得分割作为所有回流主参考层L3电源平面VIN / VOUT 分配L4信号 / 辅助电源控制信号、低速配置、IMONL5地平面辅助回流热量扩散L6底层信号测试点、低速信号这个方案的优点是 L1 和 L2 紧耦合关键信号回流路径最短。L3 作为电源平面可以承载 VIN 和 VOUT 的大电流但要注意平面的过孔缝合密度。如果产品是 4 层板建议尽量保证 L2 是完整地平面L3 做电源平面L4 做完地/信号层。不要为了走线方便把 L2 地平面划得支离破碎。4.2 叠层厚度怎么定叠层厚度直接影响阻抗和回流路径。经验值信号层到参考地平面间距3~4 mil 比较常见太近增加成本太远回流路径变大。电源平面到地平面间距可以适当放宽但越紧耦合电源阻抗越低越有利于稳定。总板厚 1.6mm 时6 层板的常用叠层厚度分配可以交给板厂处理但要明确告诉板厂哪些层是关键参考层。4.3 关键地平面完整性与过孔缝合多相 BUCK 的地平面必须保证连续尤其在功率级下方。以下是几个直接可执行的处理方式功率级下方 L2 不要走其他信号线把整块铜留给地回流。输入电容、输出电容、DrMOS 的地焊盘附近要有足够的地过孔每 1A 电流约需要 1 个 0.3mm 过孔这个估算偏保守但安全。电源平面的分割边界要远离敏感信号比如 PWM、IMON。4.4 SW 节点换层的问题热搜词里有一个问题非常典型DCDC 的 SW 可以换层吗结论先行不建议换层尤其不要用普通过孔连接 SW 到另一层再走一段很长的线。SW 节点是 BUCK 电路中 dv/dt 最高的点换层意味着过孔引入额外寄生电感会增加振铃。换层后的走线如果参考地平面不连续会形成辐射天线。换层后的铜皮无法有效散热热应力集中。如果因为结构原因实在需要换层必须遵守在 SW 走线旁的同一层保留完整的地铜皮。使用多个过孔并联尽量靠近功率级输出焊盘。换层后的 SW 走线尽量短不要跨越其他信号区域。在表层 SW 附近增加 snubber 电路位置用于抑制振铃。一句话总结SW 能不走换层就不走非换不可时按射频规则处理。这是多相 BUCK 布局布线中最容易被忽视的细节之一。5. 多相 BUCK 布局实战层叠定了接下来进入布局环节。这直接决定 EMI、散热和环路稳定性。5.1 布局核心原则最小化功率环路多相 BUCK 的每一相都有两个关键环路输入环路输入电容 - DrMOS 高边 - DrMOS 低边 - 回流到输入电容。这个环路要最小化。输出环路DrMOS 低边 - 电感 - 输出电容 - 回到 DrMOS 低边。同样要最小化。布局的第一步就是把输入电容尽可能靠近 DrMOS 的 VIN 和 GND 引脚。放不下就用阵列电容0402、0603 大量并联减小单个电容的 ESL。5.2 每相功率级布局顺序推荐从控制器和 DrMOS 开始布局放置控制器位置尽量在 PCB 中央偏输出侧便于 PWM 信号等长控制。围绕驱动路径放置 DrMOS间距均匀保证散热一致。每个 DrMOS 旁边放输入电容和自举电容先固定位置再布线。输出电感紧贴 DrMOS 的 VOUT电感到输出电容的路径要短。控制器附近的补偿电阻电容和缓启动电容靠近对应引脚。从材料中的热搜词也能看出来很多人关心“DCDC芯片选型”和“原理图分析”但到了布局这些具体操作才是真正拉开差距的地方。以前我们在实际项目中就遇到过原理图完全正常结果把输入电容放在电感后面环路面积大了 3 倍最后用 LCR 表量出来高频阻抗明显偏高EMI 测试也超了。5.3 采样与反馈布局多相 BUCK 的反馈采样点建议用差分方式直接连到输出电容远端反馈走线从最后一个输出电容正负两端引出用两条细线沿同一路径走到控制器。采样的正负线不能和 VOUT 功率走线共用铜皮否则负载电流会造成电压偏差。采样点处可以预留 0 欧姆焊盘或测试点方便调试时断开。5.4 散热布局虽然多相方案热源分散但每相 DrMOS 和电感的损耗仍然可观。布局时注意DrMOS 之间留 0.5~1mm 间距方便风道通过。电感忌紧贴放置尤其两个铁氧体电感相邻时磁耦合会增加损耗可以交错摆放或预留间距。底层尽量铺铜增加过孔散热路径。如果板子外壳有散热片确保 DrMOS 的位置和散热片凸台对得上。6. 布线规则与电流承载布线是功能落地的最后一个环节也是最耗时的环节。多相 BUCK 布线要重点考虑电流密度、开关节点处理、采样线抗干扰。6.1 功率走线与过孔载流铜厚 1oz35µm时外层走线 1mm 宽大约可以承受 1A 持续电流温升允许前提下内层则要打折扣。所以 60A 输出电流至少需要 60mm 宽的连续铜皮分布在不同层并用过孔缝合。推荐做法L1 和 L3 一起走 VIN 和 VOUT中间用 L2 地平面隔离。打过孔阵列时电流较大的路径上多打几个过孔但不是越多越好过孔间距要保证铜皮热通道不被破坏。每个过孔孔径 0.3~0.4mm载流按 0.5A~1A 估算根据总电流计算数量。6.2 布线优先级优先级网络类型说明高SW、VIN、VOUT、GND功率路径决定热和 EMI高IMON、ISP/ISN电流采样决定环路控制精度中PWM、FB、COMP开关/时序/补偿信号低EN、PG、配置电阻静态数字信号抗干扰较好布线时先功率路径再采样路径最后补齐其他信号。6.3 采样线走线建议IMON 和电流采样走差分线线间距 6~8mil两侧包地。反馈线从采样点引出后尽量短且直接不要穿过 DrMOS 下方。反馈线在控制器引脚附近加一个小电容滤波100pF 级别即可不要超过 1nF否则影响环路带宽。6.4 感性/容性杂散控制多相 BUCK 的布线过程本质上是在和寄生参数做斗争。看到热搜词里大量出现的“pcb布线规则和技巧”“10年老工程师总结pcb布线”“pcb布局”等词条基本可以判断很多人都在摸索这类方法。这里直接给几条可复制的经验高 dv/dt 节点SW的铜皮面积控制在能完成走线和散热的最小值不要为了对称刻意铺大。功率线拐角用弧角或 135 度角避免 90 度尖角干扰。信号线换层时旁边放地过孔保证回流路径连续。关键信号线不要并行长距离走线尤其 PWM 信号之间避免串扰导致相间不均流。7. 常见设计误区与排查思路多相 BUCK 的很多问题不是在测试阶段才暴露的而是在布局布线阶段就已经埋下。以下按风险高低列出最常见的坑。问题现象可能原因排查方式解决方案上电后输出纹波过大输入环路面积大 / 输出电容高频阻抗偏高近场探头扫描 SW、VOUT重排输入电容缩短环路各相电流不均衡PWM 走线不等长 / 采样线走线不对称用电流探头分别测各相电感电流等长约束 PWM调整采样网络轻载稳定满载打嗝补偿网络带宽不足或相位裕度低带宽仪器测环路 Bode 图调整 Type-III 补偿参数EMI 在 100MHz~300MHz 超标SW 节点振铃严重 / 地平面不完整频谱仪加近场探头找源头增加 snubber、优化 SW 铜皮、补过孔输出电容发烫纹波电流过大或 ESR 过高热像仪测电容温度换低 ESR 电容或多只并联均流反馈电压偏低于设定值采样点离负载太远 / 走线压降万用表量采样点到远端电压把采样点放到负载端或用开尔文采样如果你在原理图和布局阶段已经做对了以上要点测试阶段大概率不会太痛苦。但如果问题真的出现了不要乱调参数先用示波器抓开关节点波形看振铃频率和幅度再决定是改 snubber 还是改布局。8. 最佳实践与设计流程建议多相 BUCK 的 PCB 设计不是一次成型的建议按下面这套流程推进效率最高第一阶段需求锁定与原理图仿真确认关键参数和环路补偿初值。第二阶段布局草图评审先不布线把功率器件和关键电容的位置定下来评审功率环路面积。第三阶段层叠与电源平面规划和板厂确认层叠厚度和目标阻抗这一步不要省。第四阶段布线先电源再采样最后低速信号每个阶段跑一遍 DRC。第五阶段后仿真或局部仿真有条件的话用 SI/PI 工具看一下关键网络阻抗和回流。第六阶段测试验证不要直接上满载先空载看波形再逐步加载看效率和纹波。还有几个细节建议多相 BUCK 的相位错开角度是 360/N布局时尽量让每相到输出电容的路径长度一致减少寄生阻抗差异。如果使用电感 DCR 采样采样线必须从电感焊盘单独引出避免覆盖功率电流路径。控制器底部如果有散热焊盘不要全部铺死留出过孔阵列同时保证 AGND 和 PGND 连接方式正确。9. 总结与后续预告多相 BUCK 的 PCB 设计第一关是原理图理解第二关是布局规划第三关是布线执行每一关环环相扣。这篇把整个流程骨架和原理图设计讲清楚了同时把 SW 换层、层叠规划、采样走线这几个高频踩坑点单独做了说明。下一篇会重点展开布局细节与实战案例分析包括具体的功率器件摆放方式、输入/输出电容阵列排布、以及一个典型 4 相 BUCK 从布局到布线的完整演示。关心的朋友可以先收藏这篇等系列更新后对照着看整体思路会更连贯。如果你正在设计自己的 DCDC 电源板建议先把文中的检查清单过一遍再动手画 PCB。先把原理图和布局的关键节点做好后面的布线才会顺手。