1. 什么是测试芯片一张晶圆上的“体检区”干半导体工艺开发这行的几乎天天跟 Test Chip 和 PCM 打交道。但说实话很多刚入行的工程师甚至一些做了几年的FAE对这两个概念的理解还是模糊的——有人觉得 PCM 就是在晶圆边缘划片槽里放几个测试图形有人觉得 Test Chip 就是专门用来跑可靠性的实验芯片还有人搜“PCM”搜出来一堆音频编码、光纤线缆的内容跟工艺开发八竿子打不着。先说个最直白的类比如果把一条芯片产线比作人那测试芯片就是体检抽血用的那一管血PCM 就是血液化验单上的那一列列指标。你不需要把整个人切开看内脏健不健康只需要抽一管血看看白细胞、红细胞、转氨酶这些关键指标就能判断身体状况。晶圆也是一样你不可能把每一颗芯片都拆开测内部结构所以在晶圆上专门划出一小块区域放上各种模拟器件和测试结构流片回来之后测这些结构的电学参数就能知道整片晶圆的工艺状态好不好。那 Test Chip 和 PCM 到底是什么关系严格来说PCM 是 Process Control Monitor 的缩写中文叫工艺控制监测指的是晶圆上专门用来监控工艺稳定性的那组测试结构。而 Test Chip 是承载这些测试结构的载体——它可能是一个完整的芯片也可能只是一组分布在划片槽里的测试图形集。换句话说PCM 是内容Test Chip 是容器。有些公司习惯把两者混着叫但心里得清楚你设计的是一个 Test Chip里面塞的是无数个 PCM 测试单元。在真正的工艺开发流程里Test Chip 承担的角色远比我刚入行时以为的要重得多。它不仅是工艺开发的“体检表”更是工艺调试的“指南针”——哪道工序出了问题哪一层薄膜厚度偏了哪个接触孔电阻大了全都靠它来诊断。Fab 里流传着一句话“没有 Test Chip 的工艺开发就是盲人摸象。”这句话一点不夸张。2. PCM 测试结构设计你到底在测什么2.1 五大类核心测试结构拆解PCM 测试结构的设计并不是拍脑袋决定的它必须覆盖整条工艺线的主要模块。我按实际项目经验把最常见的结构分成五类每一类回答一个核心问题。第一类是方块电阻测试结构英文叫 Sheet Resistance Structure常用的有 Van der Pauw 结构和直线型四探针结构。它回答的问题是这一层薄膜的电阻率到底对不对比如多晶硅栅极的方块电阻应该做到多少欧姆每方块金属互连的方块电阻又是多少都是靠这类结构测出来的。Van der Pauw 结构的设计非常经典它利用一个对称的任意形状薄片通过四次测量就能精确得到方块电阻不需要知道样品的具体几何尺寸这对工艺监控来说太方便了。第二类是接触电阻测试结构最典型的是开尔文四端结构Kelvin Structure和传输线模型TLM。这类结构回答的问题是两层材料之间的连接电阻有多大比如金属到硅、金属到多晶硅、通孔Via的连接接触电阻如果偏大直接反映在器件速度变慢、功耗升高上。开尔文结构的关键在于把电流端和电压端分开使得测量结果不包含引线和探针的接触电阻精度可以做到毫欧级别这在研究接触工艺时极其重要。第三类是栅氧完整性测试结构通常是大面积 MOS 电容和栅氧击穿测试图形。它回答的问题是栅氧化层的质量好不好有没有针孔、有没有击穿、电荷陷阱密度高不高栅氧是 MOS 器件的核心一旦出问题整个芯片的良率都会崩。我们常见的 Vbd击穿电压、Qbd击穿电荷、TDDB时间相关介质击穿这些可靠性参数就是从这一类结构上测出来的。第四类是 MOS 晶体管本身包括不同尺寸、不同指数量Finger、不同版图朝向的 NMOS 和 PMOS。它们回答的是器件的核心电学参数是否达标阈值电压 Vt、饱和电流 Idsat、截止电流 Idoff、跨导 Gm、亚阈值摆幅 SS、体效应系数等等。一个完整的 PCM 模块里晶体管测试结构的数量通常占一半以上因为从晶体管参数可以直接反推很多工艺步骤的状态——比如 Vt 偏大可能是栅氧偏厚或者沟道注入剂量偏高Idsat 偏小可能是栅长偏大或者源漏串联电阻偏大。第五类是互连和可靠性相关结构比如金属桥连测试、电迁移测试条、应力迁移测试结构、天线效应测试图形。这类结构不直接测单一参数而是模拟真实芯片里的互连情况看有没有短路、断路或者评估金属互连在长期通电下的可靠性。电迁移Electromigration测试结构通常是长条形的窄金属线两端接大 pad方便施加高电流密度。天线效应测试图形则故意设计成大面积多晶硅或金属连接小栅氧的面积比用来监控刻蚀工艺是否会造成栅氧损伤。2.2 结构设计的基本原则与实际考量设计 PCM 测试结构不是画几个矩形那么简单里面有不少门道。最重要的原则是“每个结构只测一个变量”。举个例子你想测接触孔链的电阻那就得保证每一层金属的方块电阻、每一层过孔的数量和排列方式都是一样的唯一变化的是接触孔的数量或者尺寸这样才能从总电阻的差异里反推出单个接触孔的电阻。如果多个变量混在一起测出来的数据根本没法解析。第二个原则是结构尺寸必须覆盖工艺窗口。比如栅长你不可能只画一个最小线宽的晶体管而是要画一组从最小线宽到远大于最小线宽、覆盖多组偏置尺寸的晶体管。这样做的好处是通过测不同 L 下的阈值电压和驱动电流可以提取出有效的沟道长度Leff从而判断光刻和刻蚀对栅长的实际影响。第三个原则是布局上要有对称性和就近性。器件阵列的朝向要均匀分布因为光刻机的扫描方向对线宽有系统性偏差转 90 度角的结构测出来的 CD 往往不一样。另外同一组对比结构要尽量放在相邻区域避免因为晶圆面内工艺不均匀导致对比失真——你对同一片晶圆片中心和边缘的 Vt差 20~30 mV 是很常见的。PCM 结构还要考虑到 pad 数量和测试效率的平衡。一颗 Test Chip 的面积是有限的pad 越多能测的结构就越多但测试时间也跟着涨。量产监控用的 PCM 通常限制在几十个 pad 以内几秒钟测完一个 die研发用的 Test Chip 就可以任性一些几千个 pad 的都有。我的经验是设计时先把“必须要测的参数”列出来再反推需要多少结构、多少 pad而不是先画 pad 再塞结构否则很容易画到一半发现 pad 不够用。2.3 Pad 与连线设计通向测试机的毛细血管Pad 和金属连线是测试结构里最容易被轻视的部分但它们恰恰是决定测试数据质量的关键环节。PCM 测试用的是探针台加半导体参数分析仪探针通过扎在 pad 上与测试结构接触。如果 pad 做得太小探针扎不准或扎偏接触电阻不稳定测出来的数据就带噪声如果 pad 做得太大又浪费面积。一般来说量产用的 pad 边长做到 60~80 μm 就行研发芯片可以用 100 μm 以上方便手工扎针。连线设计上最核心的规则是测量电流线走低电阻路径测量电压线走高阻路径无关紧要但必须避免和大电流线共用。以开尔文接触电阻结构为例电流从 F1 进、F2 出电压从 S1、S2 感应四个 pad 到结构本身的连线要尽量短、尽量对称否则连线的寄生电阻会叠加在测量结果上造成系统偏置。金属连线还要注意通过量——如果测试电流是 100 mA而你用最小宽度的金属线来做连线当地会在线的中间烧断数据就废了。所以大电流测试结构的连线要加宽同时尽量多层金属并联。需要特别注意的是 test key 周围要有足够的 dummy 填充和 guard ring。Dummy 是为了保证 CMP 平坦化之后测试结构所在区域的介质厚度和真实器件区一致否则测出来的膜厚或电容值会和实际工艺状态有偏差。Guard ring 则是一圈接地的保护环用来隔离临近结构之间的漏电和串扰尤其是在高压测试结构旁边没有 Guard ring 的话漏电流会大到你怀疑人生。3. 从 Tape-out 到数据一次完整的 PCM 测试流程3.1 测试芯片从设计到下单的完整链路很多新手第一次接触 Test Chip上来就问“这个怎么画”但忽略了更前置的问题整个 Test Chip 是放在哪里的它的设计规则是什么样的在完整流程里Test Chip 的 Tape-out 需要经过这些环节。首先是确定设计规则和图层层级。对于研发用的 Test Chip通常会把多套不同节点的结构混在一起做在同一颗芯片上以节省流片费用。但不同节点的设计规则可能差异很大比如 65 nm 的最小线宽是 60 nm而 0.18 μm 的最小线宽是 180 nm放到同一颗芯片里光刻和刻蚀的兼容性就是个大问题。所以实际做法是以其中一个主节点的规则作为基础其他结构的尺寸做相应的偏置处理确保一次光刻能同时成型。这一步需要和光刻工程师、工艺集成工程师反复确认。然后是布局和连线布局。Test Chip 的版图设计通常用 Cadence Virtuoso把各种 PCM 结构以 cell 为单元放进去再通过顶层金属把每个 cell 的 pad 引出来。这里有一个大家容易踩的坑pad 的位置要放在晶圆切割道Scribe Line上还是芯片内部量产监控用的 PCM大多是放在划片槽里的因为不占芯片面积但划片槽的宽度一般只有 60~80 μm能放的结构非常有限。研发芯片则通常单独占一块芯片面积这样结构可以做得更大更完整。Tape-out 前的检查也不能少。DRC 保证版图不违反设计规则LVS 保证版图网表和原理图一致ERC 检查有没有悬空节点、电源短接之类的电气问题。很多人觉得 Test Chip 又不是量产产品LVS 差不多就行但我的经验是Test Chip 的 LVS 比产品芯片更容易出问题因为里面全是模拟结构器件的模型和连线方式都很特殊有时候一个小小的高压器件连法不对整个模块的测试数据就全废了。最后的下单流程就是和晶圆厂谈流片批次、金属层数与样品数量。如果你是芯片设计公司通常需要找一家具备 MPW多项目晶圆服务的代工厂或者第三方机构把多家的 Test Chip 拼到一个硅片上去分摊成本。在这个阶段一定要预留足够的样品数量和备片因为 PCM 测试本身就是测试过程中损坏几颗晶圆很正常如果样品不够实验数据就不完整。3.2 电性测试实操分解从探针台到参数分析仪拿到流片回来的硅片之后最激动也最容易出问题的环节就是测试。PCM 测试的标准平台是探针台比如 Keysight、Cascade、Semishare 的机台加半导体参数分析仪常见的如 Keysight B1500A、B2902A或者 Keithley 4200A-SCS。测试的第一步是定位。晶圆上有很多重复的 PCM 模块你需要选择有代表性的一组来测。量产监控通常是全片扫一遍比如 49 个点或者 121 个点得到面内均匀性分布研发阶段则常常只测中心和边缘的若干个点先看趋势对不对。定位靠的是机台的 step 移动精度好的机台移动重复精度能到亚微米级但要注意的是晶圆切割道上如果做过其他标记有时会影响自动定位的识别需要提前做好对准标记。然后是扎针。探头和 pad 的接触质量直接影响所有后续数据的可信度。这里有个非常实用的经验测试之前先做一次开尔文测试校准用标准电阻验证整套系统的精度尤其是在更换探针或者换了测试杂散电容较大的夹具后校准是必须的。扎针力也要调到合适范围——力太小接触电阻大力太大容易扎穿 pad 伤到下面的介质层尤其对铝 pad 来说扎针力太大还会导致氧化层开裂让后续测试数据明显漂移。真正的测试程序是用厂商自带的测试软件或者 Python 脚本控制的。测一个方块电阻程序先给结构施加一个已知电流再量电压然后根据几何因子算出方块电阻测一个 MOS 晶体管程序要扫描栅压 Vg同时固定漏压 Vd画出 Id-Vg 曲线再从曲线提取 Vt、Idsat、Idoff 等参数。提取算法需要小心比如 Vt 有几种定义线性外推法、恒定电流法、二导数法不同定义下的数值差别很大报告数据时一定要注明提取方法否则别人拿你的数据对比会一头雾水。测试完成之后数据通常以 WATWafer Acceptance Test晶圆验收测试文件的形式存下来可以导入 Excel、JMP、或者自研的数据分析平台里。上产线的工程师会每天盯着这些数据的趋势图一旦发现某项指标漂出了控制限就要启动工艺排查——这才是 PCM 作为“体检表”真正发挥价值的时刻。3.3 数据分析必看中位数、盒须图与面内分布PCM 数据分析不是算个平均值就完事做好了对工艺调试的指导意义巨大。我通常按三个层面去看。第一层是单个参数的统计特征。因为晶圆面内工艺有系统性和随机性两种差异单看平均值会掩盖掉很多问题。比如整个晶圆平均 Vt 正常但边缘比中心大 50 mV这可能是刻蚀均匀性问题。用盒须图Box Plot可以快速看出参数的中位数、四分位距、异常点配合正态分布拟合能很方便地判断工艺是否受控。如果数据分布明显偏态或者出现长尾那八成是局部有异常结构。第二层是参数之间的相关性。很多时候单个参数在规格内但和其他参数一起看就能发现猫腻。比如方块电阻 Rsh 和膜厚是成反比的如果你看到 Rsh 全部正常但 C-V 测出来的氧化层厚度偏厚那就可能是膜厚测量点位置不同导致的再比如 Vt 和 Idsat 常常是跷跷板关系Vt 小则 Idsat 大如果你发现 Vt 和 Idsat 同时偏大那一定不是单纯的注入问题而是短沟道效应在作怪。第三层是面内分布图Wafer Map。这个太重要了。同一个参数在晶圆上呈现环形分布可能是 CMP 边缘效应呈现左右不对称分布可能是光刻机的扫描方向问题呈现随机点状异常可能是颗粒污染或者探针接触不良。我见过很多工程师只看单点数据不画 map结果排查了半个月最后发现异常点全集中在晶圆边缘某一小片区域就是显影液喷嘴堵塞导致的——如果一开始就画 map两个小时就能锁定问题范围。如果想真正吃透 PCM 数据就不能只是跑跑均值标准差。强烈建议把每次流片的数据都存成结构化格式按批次、按结构、按参数维度建好索引并且记录每一批的工艺条件变更历史。这样积累半年之后你就有了一个非常有价值的工艺开发数据库很多新问题的定位直接靠历史数据就能猜个八九不离十。4. 常见问题与排查技巧实录4.1 开短路问题先查版图还是先查探针PCM 测试中最常见的异常就是测出来开路或短路数据完全没法看。这时候第一反应不应该是怀疑工艺有问题而要先排除测量系统和版图连线的问题。我自己踩过的坑是一组金属链测试结构产品资料里明明标注的是链结构但测出来电阻无穷大我还以为是金属互连断开了。后来一查版图原来测试 pad 用的是顶层金属而顶层金属和底层金属之间全靠 Via 连接但这一版 Test Chip 的 Via 孔刚好打在了底层金属的覆盖区之外——典型的版图连接错误。所以碰到开路第一步是打开版图查 pad 到结构的连接路径有没有断开。这一步花十分钟可能省下后面一个星期。如果版图没问题再考虑探针系统。探针针尖用久了会磨损氧化接触电阻变大严重时干脆接触不上看起来就像开路。处理方法是定期用砂纸或研磨片清洁针尖或者换新的探针。还有一种情况是探针压力不够pad 表面有氧化层的话会直接绝缘这种问题在铝 pad 上特别常见。这时候可以稍微加大 overdrive扎针深度或者用内置的接触自检程序先验证接触电阻。排查完这些之后如果晶圆本身就真的是开路的那还要区分是整片性问题还是局部问题。整片性开路基本可以锁定是工艺菜单问题——比如金属刻蚀过刻线条断开局部区域开路则大概率是颗粒污染或者显影异常。这种判断需要结合面内分布图来做。4.2 数据漂移与污染类问题数据漂移是另一类让人头疼的问题。同一片晶圆早上测的 Vt 正常下午测却偏了 30 mV结果排查了大半天发现是温湿度变化导致的。探针台测试环境的温湿度对 MOS 器件参数影响很大尤其是低功耗器件阈值电压随温度变化可以达到 1 mV/°C 的级别。所以 PCM 测试区域要求恒温恒湿一般在 23±1°C、相对湿度 45%±5%。如果你的数据总是和前天对不上先看一眼实验室的温湿度记录比盲目重测要靠谱得多。还有一种常见问题是光感效应。PCM 结构里的 pn 结和 MOS 栅极在光照下会产生光电流导致漏电偏大、Vt 偏小。量产测试机台通常把探针台放在暗箱里就是为了避免光照影响。如果你用的开放式探针台记得把照明灯关掉或者加装遮光罩。我见过有工程师在明亮的灯光下测 Idoff测出来的值比真值大了两个数量级还以为是工艺漏电流超标。污染问题在 PCM 测试中主要体现在低电流测量上。当你要测 pA 级别的漏电时任何pad 表面的指纹、灰尘、湿气都会形成寄生电流路径。这时候唯一的办法是保证测量环境极度洁净测试前用氮气吹扫 pad接触 pad 时戴好手套甚至可以先用异丙醇清洗再吹干。如果测量数据依然有周期性波动那就要检查探针卡和测试线的屏蔽和接地——整个测试系统的地回路噪声也会直接耦合进低电流测量里。4.3 可靠性测试结构的重复性陷阱可靠性测试结构比如电迁移测试条的重复性是很多团队忽略的坑。电迁移测试对金属线的横截面积和晶粒结构非常敏感因此测试条的位置和朝向会直接影响失效时间。同一个位置横向金属线和纵向金属线测出来的中位失效时间可以差 30% 以上这是因为金属溅射的方向性导致晶粒分布存在各向异性。所以做可靠性测试时测试结构一定要从同一片晶圆、同一区域内取样还要保证待测结构的朝向一致。另一个问题是电迁移测试条的引线电阻。电迁移测试需要施加较高的电流密度比如 1~2 MA/cm²这时候长引线上的压降会很大如果不能准确控制实际流过测试条的电流会导致测试电流偏差。更稳妥的做法是把测试条设计成有独立电流端和电压端用开尔文四端法测量和施加电流。如果电路结构只提供了两端那串并联的问题会让数据解释非常麻烦尤其是在比较不同条件的失效时间时。还有一点是测试环境温度的控制。电迁移测试通常在高低温箱里进行但整个结构链路上存在温度梯度而金属迁移速率和温度是指数关系Arrhenius 关系。所以一定要在样品旁边放置参考温度传感器确认控温精度在 ±2°C 以内否则数据越多越乱。4.4 ESD 保护要不要做怎么做这是 Test Chip 设计里一个永恒的话题。小尺寸的 PCM 测试结构尤其是栅极直接连出来的 MOS 管非常容易被静电打坏。但加了 ESD 保护结构之后又会引入额外的寄生电容和漏电干扰测试结果。我的经验是对于模拟小信号参数测试结构能不保护就不保护但要通过操作规范来控制 ESD 风险——测试时全程戴防静电手环探针台接地保持环境湿度在合适的范围内。对于大电流或者可靠性测试结构则建议加简单的二极管保护牺牲一点测试精度换取结构的安全性。如果研发阶段必须加 ESD可以做成“可熔断”的设计。在保护二极管和核心测试结构之间加一段窄金属线测试前通过大电流把这段金属烧断从而让保护电路脱离恢复结构的真实电学特性。这个办法在业界并不少见但要注意金属熔断后残留的金属碎片是否会造成短路这一点需要实验验证。另外加保护结构时尽量选用低泄漏的二极管和厚栅氧器件保证在保护状态下测到的静态参数偏差在可接受范围内。对于测试芯片上的 pad 本身有时候做一个简单的“pad 短路环”也有帮助。也就是在 pad 周围通过一层低阻金属形成一个环测试前所有 pad 都通过环连在一起消除积累电荷正式测试时再用激光或者探针把环切断。这种做法的缺点是增加了工序在研发芯片里不常用如果是 MPW 拼片可能还被代工厂禁止因为会影响他们的标准流程。所以大多数情况下还是靠操作人员的规范来控制ESD。5. 工具选型与流程优化经验谈5.1 测试机台怎么选从手动到全自动PCM 测试机台的选择很大程度上取决于你的测试频率和精度要求。研发阶段的 Test Chip 通常一个批次也就几百个 die手动探针台加一台参数分析仪就够了投入成本低灵活性也高。但手动台最大的问题是效率低且对操作员依赖大一个人测一天最多也就测几千个点。到了量产监控阶段就需要全自动探针台配合自动化测试程序。全自动机台能自动对准、自动 step、自动扎针、自动保存数据一片 300 mm 晶圆测 100 个点大概十几分钟能跑完。加上多台并联量产 WAT 的吞吐量是研发阶段完全没法比的。目前业界主流的有 Keysight、Cascade、Tokyo Electron、Accretech 等品牌的机台选型时主要看探针台的载台尺寸、步进精度、温度控制范围和软件开放性。软件层面如果你们团队的测试工程师熟悉编程强烈建议直接用 Python 通过 SCPI 命令控制仪表再配合开源的数据分析库做实时绘图和统计。这样整个测试脚本可以像代码一样做版本管理换参数、加测试项都特别快。很多大厂内部就是用 LabVIEW 或者 Python 搭了一套自己的 PCM 自动化平台把测试、数据入库、SPC 监控打通了。对刚起步的小团队来说用 Keysight 自带的 EasyEXPERT 或 Keithley 的 KickStart 软件也能快速上手但后面一定要往自动化方向走否则每次流片后的人工数据处理能把你逼疯。5.2 数据分析工具链别只用 ExcelExcel 在数据量小的时候没问题但 PCM 数据动不动就是几百个 die 乘几十个测试项乘十几批晶圆用 Excel 透视表去处理会非常痛苦。我推荐两条路要么用 JMP要么用 Python 的 Pandas 加 Matplotlib 自己写脚本。JMP 在半导体行业非常流行交互式数据探索特别强拖拽几下就能画出盒须图、散点图矩阵和 wafer map还能很方便地做 DOE 分析。缺点是要钱而且脚本化能力偏弱。Python 这边你可以用 Pandas 读 CSV 或 Excel用 Matplotlib 或 Plotly 画图用 PySPC 做控制图自由度极高。我个人习惯用 Python 写一套标准的 PCM 分析模板输入 WAT 原始数据自动做类型转换、异常值标记、核心参数提取、面内分布图和控制图输出最后生成一份 PDF 报告。这套模板用习惯了之后分析一批数据的效率比手动操作 Excel 快了不是一点半点。需要特别提醒的是数据入库的规范性一定要从第一天抓起。每个测试项要有唯一的命名和单位每批晶圆要有清晰的批次号和工艺条件标签否则三个月之后回看数据你会完全想不起来哪个批次是什么条件数据等于白测。5.3 测试效率优化与并行测试如果 Test Chip 的点位很多测试时间会成为显著瓶颈。优化测试效率有几个方向一是通过优化探针台的移动路径让测试顺序按物理位置邻近排布减少载台移动的距离二是合理设计 pad 布局尽可能让一个测试模块的数据用一次扎针就能全部测完避免反复 move 到不同 pad三是利用机台的多通道并行能力比如 B1500A 有多个 SMU可以同时测量多个结构把串行测试改成并行。另一个小技巧是分段测量。很多结构在不同 bias 条件下的测试时间相差很大比如测 MOS 的 Id-Vg 曲线可以先粗扫定位大概的工作区间再做精细扫描节省的时间相当可观。但要注意的是分段测量对采样点的对账要严密否则数据的连续性不好提取参数时会出偏差。5.4 测试数据与良率的关联分析PCM 测试数据最终要落到一个问题上它跟产品良率有什么关系这是工艺工程师和产品工程师最关心的事情。关联分析的基本思路是把同一片晶圆上的 PCM 参数分布和产品芯片的 CP 测试结果每颗 die 的功能是否正常叠加到同一张 wafer map 上看是否有空间相关性。比如某个区域的 PCM 结构漏电偏大而正好这个区域的芯片功能测试失效率也偏高那基本就可以锁定漏电是良率杀手。更进阶的做法是建立统计模型比如用随机森林或者逻辑回归来分析哪些 PCM 参数对良率影响最大。这个模型可以作为工艺窗口早期预警只要 PCM 参数在预设范围外就立刻触发产品投料暂停避免大批量流片产生废品。很多头部 Foundry 的产品线都在用类似的方法做实时良率改善。不过关联分析有个大前提PCM 结构的版图和布局必须能代表产品的真实工艺情况。如果 PCM 结构放在划片槽里而那里和芯片内部的版图密度差异很大会导致刻蚀负载效应——划片槽的金属密度比芯片内部低刻蚀速率和形貌都会不同。这样测出来的 PCM 参数和芯片真实性能之间就存在系统性偏差。所以做关联分析之前先确认两者的“版图环境相似性”否则你会得出一些莫名其妙的结论。6. 新手入门路线图从看懂 PCM 报告到独立设计 Test Chip6.1 第一阶段会看、会读、会问刚接触 Test Chip 和 PCM 的新人不需要急着上手画版图最重要的是先建立“工艺参数-电学参数-测试结构”三者之间的对应关系。拿一支笔和一叠现成的 PCM 测试报告对着 die photo 和版图把每个测试项的用途、测试方法、提取算法都搞明白。遇到看不懂的参数就去查器件物理的书或者直接问有经验的工程师——不要怕丢人每个工程师都是从问问题开始的。这一阶段还要学会区分“测量噪声”和“真实工艺波动”。如果一组数据重复测了十次每次偏差都在 1% 以内那说明测量系统稳定如果偏差很大那要回到测量流程上找原因。掌握这个判断能力会少走很多弯路。6.2 第二阶段会改版图、会提测试需求当你能熟练看懂报告之后就可以尝试去修改现有的 Test Chip 版图。比如加一个测试结构、调整一下 pad 布局、改一个器件的尺寸。这个阶段的核心是熟悉版图设计工具和流程。建议从一个最小的改动开始——比如在一个已有的 cell 里增加一颗尺寸不同的晶体管然后跑一遍完整的确认流程包括 DRC/LVS 和 PEX 提取。跑通一遍之后你对 Test Chip 设计流程就有了完整的体感。同时要学会“提出正确的测试需求”知道什么参数需要什么样的测试结构需要多高的测量精度、多少测试点、什么样的环境条件。这一能力在后续和测试工程师配合时特别关键写出来的测试 spec 别人能一眼看懂事情就好办多了。6.3 第三阶段独立设计 Test Chip到了这一阶段你可以开始独立设计一颗完整的 Test Chip 了。流程上从需求梳理开始列出所有必须监控的工艺模块和参数然后规划版图面积、pad 排布、测试顺序再动手画结构。中间要不断和光刻、刻蚀、薄膜、注入各工艺模块的工程师对需求确保没有遗漏。独立设计 Test Chip 最关键的一课是“预留风险余量”。比如 pad 数量最好多留 10%以防后续要加的测试项结构尽量做成可配置的比如通过金属选项Metal Option切换不同测试路径这样一次流片能应对多种需求省下时间和钱。我第一次独立设计 Test Chip 时因为 pad 数量刚好卡在边缘后面想多测一个参数都没法加只能重新改版再流一次那种代价至今印象深刻。6.4 常见问题速查表为了方便日常参考我把一些常见问题和排查方向整理成了一张表现象可能原因快速排查方法所有结构开路探针未扎到 pad / pad 氧化检查微距图像清洁针尖加大扎针力局部结构开路版图连线错误 / 金属刻蚀断路查版图连接路径做面内分布图确认范围参数偏高/偏低但均匀工艺菜单偏出规格对照控制图和历史数据启动工艺排查参数呈中心-边缘梯度刻蚀/CMP 均匀性问题绘制 wafer map对比腔室参数低电流漏电异常光照 / 湿度 / 污染检查暗箱、温湿度做 clean pad 后重测数据随机跳变探针接触不良 / 周围噪声耦合做多次重复测量检查接地和屏蔽Vt 和 Idsat 趋势矛盾提取算法不统一 / 器件模型问题核对参数提取方法确认版图尺寸的正确性这张表不是万能的但它能帮你快速定位思路不至于一上来就一头扎进工艺排查里出不来。7. 写在最后的一些个人心得从入行到现在我经手了不少 Test Chip 项目从几十个 pad 的小模块到上千个 pad 的大型研发芯片都做过。有一个体会越来越深刻Test Chip 设计得好不好直接决定了工艺开发的效率。好的测试芯片能让你在第一次流片之后就快速锁定问题区域而不好的测试芯片会让你在数据里绕来绕去反复做实验才能逼近真相。在工具层面我强烈建议团队里至少要有一个人能熟练玩转 Python 数据分析。PCM 测试产生的数据量越来越大传统的手工处理方式已经跟不上了。我自己就是用 Pandas 写了整套分析脚本之后才真正体会到什么叫“数据驱动工艺开发”——每个参数的趋势变化都能及时可视化每个异常都能快速定位到具体的工艺步骤省下来的时间精力非常可观。最后再分享一个小技巧每次流片回来的第一件事不要急着测全部点位先选一个中心点把最关键的十来个参数测一遍确认测试系统和版图连接没有大问题再放开手脚做整片扫描。这个“冒烟测试”可以避免很多系统性错误比如版图连接画反、pad 坐标对不上、测试脚本参数写错等起码能帮你节省半天到一天的无效劳动时间。Test Chip 和 PCM 这个领域看起来不起眼但它是连接工艺开发与器件性能的桥梁。真正把它做好了你对整个半导体制造流程的理解会上一个大台阶。希望这篇文章能让你少走一些弯路。 测试芯片与PCM：半导体工艺开发的体检表与指南针
1. 什么是测试芯片一张晶圆上的“体检区”干半导体工艺开发这行的几乎天天跟 Test Chip 和 PCM 打交道。但说实话很多刚入行的工程师甚至一些做了几年的FAE对这两个概念的理解还是模糊的——有人觉得 PCM 就是在晶圆边缘划片槽里放几个测试图形有人觉得 Test Chip 就是专门用来跑可靠性的实验芯片还有人搜“PCM”搜出来一堆音频编码、光纤线缆的内容跟工艺开发八竿子打不着。先说个最直白的类比如果把一条芯片产线比作人那测试芯片就是体检抽血用的那一管血PCM 就是血液化验单上的那一列列指标。你不需要把整个人切开看内脏健不健康只需要抽一管血看看白细胞、红细胞、转氨酶这些关键指标就能判断身体状况。晶圆也是一样你不可能把每一颗芯片都拆开测内部结构所以在晶圆上专门划出一小块区域放上各种模拟器件和测试结构流片回来之后测这些结构的电学参数就能知道整片晶圆的工艺状态好不好。那 Test Chip 和 PCM 到底是什么关系严格来说PCM 是 Process Control Monitor 的缩写中文叫工艺控制监测指的是晶圆上专门用来监控工艺稳定性的那组测试结构。而 Test Chip 是承载这些测试结构的载体——它可能是一个完整的芯片也可能只是一组分布在划片槽里的测试图形集。换句话说PCM 是内容Test Chip 是容器。有些公司习惯把两者混着叫但心里得清楚你设计的是一个 Test Chip里面塞的是无数个 PCM 测试单元。在真正的工艺开发流程里Test Chip 承担的角色远比我刚入行时以为的要重得多。它不仅是工艺开发的“体检表”更是工艺调试的“指南针”——哪道工序出了问题哪一层薄膜厚度偏了哪个接触孔电阻大了全都靠它来诊断。Fab 里流传着一句话“没有 Test Chip 的工艺开发就是盲人摸象。”这句话一点不夸张。2. PCM 测试结构设计你到底在测什么2.1 五大类核心测试结构拆解PCM 测试结构的设计并不是拍脑袋决定的它必须覆盖整条工艺线的主要模块。我按实际项目经验把最常见的结构分成五类每一类回答一个核心问题。第一类是方块电阻测试结构英文叫 Sheet Resistance Structure常用的有 Van der Pauw 结构和直线型四探针结构。它回答的问题是这一层薄膜的电阻率到底对不对比如多晶硅栅极的方块电阻应该做到多少欧姆每方块金属互连的方块电阻又是多少都是靠这类结构测出来的。Van der Pauw 结构的设计非常经典它利用一个对称的任意形状薄片通过四次测量就能精确得到方块电阻不需要知道样品的具体几何尺寸这对工艺监控来说太方便了。第二类是接触电阻测试结构最典型的是开尔文四端结构Kelvin Structure和传输线模型TLM。这类结构回答的问题是两层材料之间的连接电阻有多大比如金属到硅、金属到多晶硅、通孔Via的连接接触电阻如果偏大直接反映在器件速度变慢、功耗升高上。开尔文结构的关键在于把电流端和电压端分开使得测量结果不包含引线和探针的接触电阻精度可以做到毫欧级别这在研究接触工艺时极其重要。第三类是栅氧完整性测试结构通常是大面积 MOS 电容和栅氧击穿测试图形。它回答的问题是栅氧化层的质量好不好有没有针孔、有没有击穿、电荷陷阱密度高不高栅氧是 MOS 器件的核心一旦出问题整个芯片的良率都会崩。我们常见的 Vbd击穿电压、Qbd击穿电荷、TDDB时间相关介质击穿这些可靠性参数就是从这一类结构上测出来的。第四类是 MOS 晶体管本身包括不同尺寸、不同指数量Finger、不同版图朝向的 NMOS 和 PMOS。它们回答的是器件的核心电学参数是否达标阈值电压 Vt、饱和电流 Idsat、截止电流 Idoff、跨导 Gm、亚阈值摆幅 SS、体效应系数等等。一个完整的 PCM 模块里晶体管测试结构的数量通常占一半以上因为从晶体管参数可以直接反推很多工艺步骤的状态——比如 Vt 偏大可能是栅氧偏厚或者沟道注入剂量偏高Idsat 偏小可能是栅长偏大或者源漏串联电阻偏大。第五类是互连和可靠性相关结构比如金属桥连测试、电迁移测试条、应力迁移测试结构、天线效应测试图形。这类结构不直接测单一参数而是模拟真实芯片里的互连情况看有没有短路、断路或者评估金属互连在长期通电下的可靠性。电迁移Electromigration测试结构通常是长条形的窄金属线两端接大 pad方便施加高电流密度。天线效应测试图形则故意设计成大面积多晶硅或金属连接小栅氧的面积比用来监控刻蚀工艺是否会造成栅氧损伤。2.2 结构设计的基本原则与实际考量设计 PCM 测试结构不是画几个矩形那么简单里面有不少门道。最重要的原则是“每个结构只测一个变量”。举个例子你想测接触孔链的电阻那就得保证每一层金属的方块电阻、每一层过孔的数量和排列方式都是一样的唯一变化的是接触孔的数量或者尺寸这样才能从总电阻的差异里反推出单个接触孔的电阻。如果多个变量混在一起测出来的数据根本没法解析。第二个原则是结构尺寸必须覆盖工艺窗口。比如栅长你不可能只画一个最小线宽的晶体管而是要画一组从最小线宽到远大于最小线宽、覆盖多组偏置尺寸的晶体管。这样做的好处是通过测不同 L 下的阈值电压和驱动电流可以提取出有效的沟道长度Leff从而判断光刻和刻蚀对栅长的实际影响。第三个原则是布局上要有对称性和就近性。器件阵列的朝向要均匀分布因为光刻机的扫描方向对线宽有系统性偏差转 90 度角的结构测出来的 CD 往往不一样。另外同一组对比结构要尽量放在相邻区域避免因为晶圆面内工艺不均匀导致对比失真——你对同一片晶圆片中心和边缘的 Vt差 20~30 mV 是很常见的。PCM 结构还要考虑到 pad 数量和测试效率的平衡。一颗 Test Chip 的面积是有限的pad 越多能测的结构就越多但测试时间也跟着涨。量产监控用的 PCM 通常限制在几十个 pad 以内几秒钟测完一个 die研发用的 Test Chip 就可以任性一些几千个 pad 的都有。我的经验是设计时先把“必须要测的参数”列出来再反推需要多少结构、多少 pad而不是先画 pad 再塞结构否则很容易画到一半发现 pad 不够用。2.3 Pad 与连线设计通向测试机的毛细血管Pad 和金属连线是测试结构里最容易被轻视的部分但它们恰恰是决定测试数据质量的关键环节。PCM 测试用的是探针台加半导体参数分析仪探针通过扎在 pad 上与测试结构接触。如果 pad 做得太小探针扎不准或扎偏接触电阻不稳定测出来的数据就带噪声如果 pad 做得太大又浪费面积。一般来说量产用的 pad 边长做到 60~80 μm 就行研发芯片可以用 100 μm 以上方便手工扎针。连线设计上最核心的规则是测量电流线走低电阻路径测量电压线走高阻路径无关紧要但必须避免和大电流线共用。以开尔文接触电阻结构为例电流从 F1 进、F2 出电压从 S1、S2 感应四个 pad 到结构本身的连线要尽量短、尽量对称否则连线的寄生电阻会叠加在测量结果上造成系统偏置。金属连线还要注意通过量——如果测试电流是 100 mA而你用最小宽度的金属线来做连线当地会在线的中间烧断数据就废了。所以大电流测试结构的连线要加宽同时尽量多层金属并联。需要特别注意的是 test key 周围要有足够的 dummy 填充和 guard ring。Dummy 是为了保证 CMP 平坦化之后测试结构所在区域的介质厚度和真实器件区一致否则测出来的膜厚或电容值会和实际工艺状态有偏差。Guard ring 则是一圈接地的保护环用来隔离临近结构之间的漏电和串扰尤其是在高压测试结构旁边没有 Guard ring 的话漏电流会大到你怀疑人生。3. 从 Tape-out 到数据一次完整的 PCM 测试流程3.1 测试芯片从设计到下单的完整链路很多新手第一次接触 Test Chip上来就问“这个怎么画”但忽略了更前置的问题整个 Test Chip 是放在哪里的它的设计规则是什么样的在完整流程里Test Chip 的 Tape-out 需要经过这些环节。首先是确定设计规则和图层层级。对于研发用的 Test Chip通常会把多套不同节点的结构混在一起做在同一颗芯片上以节省流片费用。但不同节点的设计规则可能差异很大比如 65 nm 的最小线宽是 60 nm而 0.18 μm 的最小线宽是 180 nm放到同一颗芯片里光刻和刻蚀的兼容性就是个大问题。所以实际做法是以其中一个主节点的规则作为基础其他结构的尺寸做相应的偏置处理确保一次光刻能同时成型。这一步需要和光刻工程师、工艺集成工程师反复确认。然后是布局和连线布局。Test Chip 的版图设计通常用 Cadence Virtuoso把各种 PCM 结构以 cell 为单元放进去再通过顶层金属把每个 cell 的 pad 引出来。这里有一个大家容易踩的坑pad 的位置要放在晶圆切割道Scribe Line上还是芯片内部量产监控用的 PCM大多是放在划片槽里的因为不占芯片面积但划片槽的宽度一般只有 60~80 μm能放的结构非常有限。研发芯片则通常单独占一块芯片面积这样结构可以做得更大更完整。Tape-out 前的检查也不能少。DRC 保证版图不违反设计规则LVS 保证版图网表和原理图一致ERC 检查有没有悬空节点、电源短接之类的电气问题。很多人觉得 Test Chip 又不是量产产品LVS 差不多就行但我的经验是Test Chip 的 LVS 比产品芯片更容易出问题因为里面全是模拟结构器件的模型和连线方式都很特殊有时候一个小小的高压器件连法不对整个模块的测试数据就全废了。最后的下单流程就是和晶圆厂谈流片批次、金属层数与样品数量。如果你是芯片设计公司通常需要找一家具备 MPW多项目晶圆服务的代工厂或者第三方机构把多家的 Test Chip 拼到一个硅片上去分摊成本。在这个阶段一定要预留足够的样品数量和备片因为 PCM 测试本身就是测试过程中损坏几颗晶圆很正常如果样品不够实验数据就不完整。3.2 电性测试实操分解从探针台到参数分析仪拿到流片回来的硅片之后最激动也最容易出问题的环节就是测试。PCM 测试的标准平台是探针台比如 Keysight、Cascade、Semishare 的机台加半导体参数分析仪常见的如 Keysight B1500A、B2902A或者 Keithley 4200A-SCS。测试的第一步是定位。晶圆上有很多重复的 PCM 模块你需要选择有代表性的一组来测。量产监控通常是全片扫一遍比如 49 个点或者 121 个点得到面内均匀性分布研发阶段则常常只测中心和边缘的若干个点先看趋势对不对。定位靠的是机台的 step 移动精度好的机台移动重复精度能到亚微米级但要注意的是晶圆切割道上如果做过其他标记有时会影响自动定位的识别需要提前做好对准标记。然后是扎针。探头和 pad 的接触质量直接影响所有后续数据的可信度。这里有个非常实用的经验测试之前先做一次开尔文测试校准用标准电阻验证整套系统的精度尤其是在更换探针或者换了测试杂散电容较大的夹具后校准是必须的。扎针力也要调到合适范围——力太小接触电阻大力太大容易扎穿 pad 伤到下面的介质层尤其对铝 pad 来说扎针力太大还会导致氧化层开裂让后续测试数据明显漂移。真正的测试程序是用厂商自带的测试软件或者 Python 脚本控制的。测一个方块电阻程序先给结构施加一个已知电流再量电压然后根据几何因子算出方块电阻测一个 MOS 晶体管程序要扫描栅压 Vg同时固定漏压 Vd画出 Id-Vg 曲线再从曲线提取 Vt、Idsat、Idoff 等参数。提取算法需要小心比如 Vt 有几种定义线性外推法、恒定电流法、二导数法不同定义下的数值差别很大报告数据时一定要注明提取方法否则别人拿你的数据对比会一头雾水。测试完成之后数据通常以 WATWafer Acceptance Test晶圆验收测试文件的形式存下来可以导入 Excel、JMP、或者自研的数据分析平台里。上产线的工程师会每天盯着这些数据的趋势图一旦发现某项指标漂出了控制限就要启动工艺排查——这才是 PCM 作为“体检表”真正发挥价值的时刻。3.3 数据分析必看中位数、盒须图与面内分布PCM 数据分析不是算个平均值就完事做好了对工艺调试的指导意义巨大。我通常按三个层面去看。第一层是单个参数的统计特征。因为晶圆面内工艺有系统性和随机性两种差异单看平均值会掩盖掉很多问题。比如整个晶圆平均 Vt 正常但边缘比中心大 50 mV这可能是刻蚀均匀性问题。用盒须图Box Plot可以快速看出参数的中位数、四分位距、异常点配合正态分布拟合能很方便地判断工艺是否受控。如果数据分布明显偏态或者出现长尾那八成是局部有异常结构。第二层是参数之间的相关性。很多时候单个参数在规格内但和其他参数一起看就能发现猫腻。比如方块电阻 Rsh 和膜厚是成反比的如果你看到 Rsh 全部正常但 C-V 测出来的氧化层厚度偏厚那就可能是膜厚测量点位置不同导致的再比如 Vt 和 Idsat 常常是跷跷板关系Vt 小则 Idsat 大如果你发现 Vt 和 Idsat 同时偏大那一定不是单纯的注入问题而是短沟道效应在作怪。第三层是面内分布图Wafer Map。这个太重要了。同一个参数在晶圆上呈现环形分布可能是 CMP 边缘效应呈现左右不对称分布可能是光刻机的扫描方向问题呈现随机点状异常可能是颗粒污染或者探针接触不良。我见过很多工程师只看单点数据不画 map结果排查了半个月最后发现异常点全集中在晶圆边缘某一小片区域就是显影液喷嘴堵塞导致的——如果一开始就画 map两个小时就能锁定问题范围。如果想真正吃透 PCM 数据就不能只是跑跑均值标准差。强烈建议把每次流片的数据都存成结构化格式按批次、按结构、按参数维度建好索引并且记录每一批的工艺条件变更历史。这样积累半年之后你就有了一个非常有价值的工艺开发数据库很多新问题的定位直接靠历史数据就能猜个八九不离十。4. 常见问题与排查技巧实录4.1 开短路问题先查版图还是先查探针PCM 测试中最常见的异常就是测出来开路或短路数据完全没法看。这时候第一反应不应该是怀疑工艺有问题而要先排除测量系统和版图连线的问题。我自己踩过的坑是一组金属链测试结构产品资料里明明标注的是链结构但测出来电阻无穷大我还以为是金属互连断开了。后来一查版图原来测试 pad 用的是顶层金属而顶层金属和底层金属之间全靠 Via 连接但这一版 Test Chip 的 Via 孔刚好打在了底层金属的覆盖区之外——典型的版图连接错误。所以碰到开路第一步是打开版图查 pad 到结构的连接路径有没有断开。这一步花十分钟可能省下后面一个星期。如果版图没问题再考虑探针系统。探针针尖用久了会磨损氧化接触电阻变大严重时干脆接触不上看起来就像开路。处理方法是定期用砂纸或研磨片清洁针尖或者换新的探针。还有一种情况是探针压力不够pad 表面有氧化层的话会直接绝缘这种问题在铝 pad 上特别常见。这时候可以稍微加大 overdrive扎针深度或者用内置的接触自检程序先验证接触电阻。排查完这些之后如果晶圆本身就真的是开路的那还要区分是整片性问题还是局部问题。整片性开路基本可以锁定是工艺菜单问题——比如金属刻蚀过刻线条断开局部区域开路则大概率是颗粒污染或者显影异常。这种判断需要结合面内分布图来做。4.2 数据漂移与污染类问题数据漂移是另一类让人头疼的问题。同一片晶圆早上测的 Vt 正常下午测却偏了 30 mV结果排查了大半天发现是温湿度变化导致的。探针台测试环境的温湿度对 MOS 器件参数影响很大尤其是低功耗器件阈值电压随温度变化可以达到 1 mV/°C 的级别。所以 PCM 测试区域要求恒温恒湿一般在 23±1°C、相对湿度 45%±5%。如果你的数据总是和前天对不上先看一眼实验室的温湿度记录比盲目重测要靠谱得多。还有一种常见问题是光感效应。PCM 结构里的 pn 结和 MOS 栅极在光照下会产生光电流导致漏电偏大、Vt 偏小。量产测试机台通常把探针台放在暗箱里就是为了避免光照影响。如果你用的开放式探针台记得把照明灯关掉或者加装遮光罩。我见过有工程师在明亮的灯光下测 Idoff测出来的值比真值大了两个数量级还以为是工艺漏电流超标。污染问题在 PCM 测试中主要体现在低电流测量上。当你要测 pA 级别的漏电时任何pad 表面的指纹、灰尘、湿气都会形成寄生电流路径。这时候唯一的办法是保证测量环境极度洁净测试前用氮气吹扫 pad接触 pad 时戴好手套甚至可以先用异丙醇清洗再吹干。如果测量数据依然有周期性波动那就要检查探针卡和测试线的屏蔽和接地——整个测试系统的地回路噪声也会直接耦合进低电流测量里。4.3 可靠性测试结构的重复性陷阱可靠性测试结构比如电迁移测试条的重复性是很多团队忽略的坑。电迁移测试对金属线的横截面积和晶粒结构非常敏感因此测试条的位置和朝向会直接影响失效时间。同一个位置横向金属线和纵向金属线测出来的中位失效时间可以差 30% 以上这是因为金属溅射的方向性导致晶粒分布存在各向异性。所以做可靠性测试时测试结构一定要从同一片晶圆、同一区域内取样还要保证待测结构的朝向一致。另一个问题是电迁移测试条的引线电阻。电迁移测试需要施加较高的电流密度比如 1~2 MA/cm²这时候长引线上的压降会很大如果不能准确控制实际流过测试条的电流会导致测试电流偏差。更稳妥的做法是把测试条设计成有独立电流端和电压端用开尔文四端法测量和施加电流。如果电路结构只提供了两端那串并联的问题会让数据解释非常麻烦尤其是在比较不同条件的失效时间时。还有一点是测试环境温度的控制。电迁移测试通常在高低温箱里进行但整个结构链路上存在温度梯度而金属迁移速率和温度是指数关系Arrhenius 关系。所以一定要在样品旁边放置参考温度传感器确认控温精度在 ±2°C 以内否则数据越多越乱。4.4 ESD 保护要不要做怎么做这是 Test Chip 设计里一个永恒的话题。小尺寸的 PCM 测试结构尤其是栅极直接连出来的 MOS 管非常容易被静电打坏。但加了 ESD 保护结构之后又会引入额外的寄生电容和漏电干扰测试结果。我的经验是对于模拟小信号参数测试结构能不保护就不保护但要通过操作规范来控制 ESD 风险——测试时全程戴防静电手环探针台接地保持环境湿度在合适的范围内。对于大电流或者可靠性测试结构则建议加简单的二极管保护牺牲一点测试精度换取结构的安全性。如果研发阶段必须加 ESD可以做成“可熔断”的设计。在保护二极管和核心测试结构之间加一段窄金属线测试前通过大电流把这段金属烧断从而让保护电路脱离恢复结构的真实电学特性。这个办法在业界并不少见但要注意金属熔断后残留的金属碎片是否会造成短路这一点需要实验验证。另外加保护结构时尽量选用低泄漏的二极管和厚栅氧器件保证在保护状态下测到的静态参数偏差在可接受范围内。对于测试芯片上的 pad 本身有时候做一个简单的“pad 短路环”也有帮助。也就是在 pad 周围通过一层低阻金属形成一个环测试前所有 pad 都通过环连在一起消除积累电荷正式测试时再用激光或者探针把环切断。这种做法的缺点是增加了工序在研发芯片里不常用如果是 MPW 拼片可能还被代工厂禁止因为会影响他们的标准流程。所以大多数情况下还是靠操作人员的规范来控制ESD。5. 工具选型与流程优化经验谈5.1 测试机台怎么选从手动到全自动PCM 测试机台的选择很大程度上取决于你的测试频率和精度要求。研发阶段的 Test Chip 通常一个批次也就几百个 die手动探针台加一台参数分析仪就够了投入成本低灵活性也高。但手动台最大的问题是效率低且对操作员依赖大一个人测一天最多也就测几千个点。到了量产监控阶段就需要全自动探针台配合自动化测试程序。全自动机台能自动对准、自动 step、自动扎针、自动保存数据一片 300 mm 晶圆测 100 个点大概十几分钟能跑完。加上多台并联量产 WAT 的吞吐量是研发阶段完全没法比的。目前业界主流的有 Keysight、Cascade、Tokyo Electron、Accretech 等品牌的机台选型时主要看探针台的载台尺寸、步进精度、温度控制范围和软件开放性。软件层面如果你们团队的测试工程师熟悉编程强烈建议直接用 Python 通过 SCPI 命令控制仪表再配合开源的数据分析库做实时绘图和统计。这样整个测试脚本可以像代码一样做版本管理换参数、加测试项都特别快。很多大厂内部就是用 LabVIEW 或者 Python 搭了一套自己的 PCM 自动化平台把测试、数据入库、SPC 监控打通了。对刚起步的小团队来说用 Keysight 自带的 EasyEXPERT 或 Keithley 的 KickStart 软件也能快速上手但后面一定要往自动化方向走否则每次流片后的人工数据处理能把你逼疯。5.2 数据分析工具链别只用 ExcelExcel 在数据量小的时候没问题但 PCM 数据动不动就是几百个 die 乘几十个测试项乘十几批晶圆用 Excel 透视表去处理会非常痛苦。我推荐两条路要么用 JMP要么用 Python 的 Pandas 加 Matplotlib 自己写脚本。JMP 在半导体行业非常流行交互式数据探索特别强拖拽几下就能画出盒须图、散点图矩阵和 wafer map还能很方便地做 DOE 分析。缺点是要钱而且脚本化能力偏弱。Python 这边你可以用 Pandas 读 CSV 或 Excel用 Matplotlib 或 Plotly 画图用 PySPC 做控制图自由度极高。我个人习惯用 Python 写一套标准的 PCM 分析模板输入 WAT 原始数据自动做类型转换、异常值标记、核心参数提取、面内分布图和控制图输出最后生成一份 PDF 报告。这套模板用习惯了之后分析一批数据的效率比手动操作 Excel 快了不是一点半点。需要特别提醒的是数据入库的规范性一定要从第一天抓起。每个测试项要有唯一的命名和单位每批晶圆要有清晰的批次号和工艺条件标签否则三个月之后回看数据你会完全想不起来哪个批次是什么条件数据等于白测。5.3 测试效率优化与并行测试如果 Test Chip 的点位很多测试时间会成为显著瓶颈。优化测试效率有几个方向一是通过优化探针台的移动路径让测试顺序按物理位置邻近排布减少载台移动的距离二是合理设计 pad 布局尽可能让一个测试模块的数据用一次扎针就能全部测完避免反复 move 到不同 pad三是利用机台的多通道并行能力比如 B1500A 有多个 SMU可以同时测量多个结构把串行测试改成并行。另一个小技巧是分段测量。很多结构在不同 bias 条件下的测试时间相差很大比如测 MOS 的 Id-Vg 曲线可以先粗扫定位大概的工作区间再做精细扫描节省的时间相当可观。但要注意的是分段测量对采样点的对账要严密否则数据的连续性不好提取参数时会出偏差。5.4 测试数据与良率的关联分析PCM 测试数据最终要落到一个问题上它跟产品良率有什么关系这是工艺工程师和产品工程师最关心的事情。关联分析的基本思路是把同一片晶圆上的 PCM 参数分布和产品芯片的 CP 测试结果每颗 die 的功能是否正常叠加到同一张 wafer map 上看是否有空间相关性。比如某个区域的 PCM 结构漏电偏大而正好这个区域的芯片功能测试失效率也偏高那基本就可以锁定漏电是良率杀手。更进阶的做法是建立统计模型比如用随机森林或者逻辑回归来分析哪些 PCM 参数对良率影响最大。这个模型可以作为工艺窗口早期预警只要 PCM 参数在预设范围外就立刻触发产品投料暂停避免大批量流片产生废品。很多头部 Foundry 的产品线都在用类似的方法做实时良率改善。不过关联分析有个大前提PCM 结构的版图和布局必须能代表产品的真实工艺情况。如果 PCM 结构放在划片槽里而那里和芯片内部的版图密度差异很大会导致刻蚀负载效应——划片槽的金属密度比芯片内部低刻蚀速率和形貌都会不同。这样测出来的 PCM 参数和芯片真实性能之间就存在系统性偏差。所以做关联分析之前先确认两者的“版图环境相似性”否则你会得出一些莫名其妙的结论。6. 新手入门路线图从看懂 PCM 报告到独立设计 Test Chip6.1 第一阶段会看、会读、会问刚接触 Test Chip 和 PCM 的新人不需要急着上手画版图最重要的是先建立“工艺参数-电学参数-测试结构”三者之间的对应关系。拿一支笔和一叠现成的 PCM 测试报告对着 die photo 和版图把每个测试项的用途、测试方法、提取算法都搞明白。遇到看不懂的参数就去查器件物理的书或者直接问有经验的工程师——不要怕丢人每个工程师都是从问问题开始的。这一阶段还要学会区分“测量噪声”和“真实工艺波动”。如果一组数据重复测了十次每次偏差都在 1% 以内那说明测量系统稳定如果偏差很大那要回到测量流程上找原因。掌握这个判断能力会少走很多弯路。6.2 第二阶段会改版图、会提测试需求当你能熟练看懂报告之后就可以尝试去修改现有的 Test Chip 版图。比如加一个测试结构、调整一下 pad 布局、改一个器件的尺寸。这个阶段的核心是熟悉版图设计工具和流程。建议从一个最小的改动开始——比如在一个已有的 cell 里增加一颗尺寸不同的晶体管然后跑一遍完整的确认流程包括 DRC/LVS 和 PEX 提取。跑通一遍之后你对 Test Chip 设计流程就有了完整的体感。同时要学会“提出正确的测试需求”知道什么参数需要什么样的测试结构需要多高的测量精度、多少测试点、什么样的环境条件。这一能力在后续和测试工程师配合时特别关键写出来的测试 spec 别人能一眼看懂事情就好办多了。6.3 第三阶段独立设计 Test Chip到了这一阶段你可以开始独立设计一颗完整的 Test Chip 了。流程上从需求梳理开始列出所有必须监控的工艺模块和参数然后规划版图面积、pad 排布、测试顺序再动手画结构。中间要不断和光刻、刻蚀、薄膜、注入各工艺模块的工程师对需求确保没有遗漏。独立设计 Test Chip 最关键的一课是“预留风险余量”。比如 pad 数量最好多留 10%以防后续要加的测试项结构尽量做成可配置的比如通过金属选项Metal Option切换不同测试路径这样一次流片能应对多种需求省下时间和钱。我第一次独立设计 Test Chip 时因为 pad 数量刚好卡在边缘后面想多测一个参数都没法加只能重新改版再流一次那种代价至今印象深刻。6.4 常见问题速查表为了方便日常参考我把一些常见问题和排查方向整理成了一张表现象可能原因快速排查方法所有结构开路探针未扎到 pad / pad 氧化检查微距图像清洁针尖加大扎针力局部结构开路版图连线错误 / 金属刻蚀断路查版图连接路径做面内分布图确认范围参数偏高/偏低但均匀工艺菜单偏出规格对照控制图和历史数据启动工艺排查参数呈中心-边缘梯度刻蚀/CMP 均匀性问题绘制 wafer map对比腔室参数低电流漏电异常光照 / 湿度 / 污染检查暗箱、温湿度做 clean pad 后重测数据随机跳变探针接触不良 / 周围噪声耦合做多次重复测量检查接地和屏蔽Vt 和 Idsat 趋势矛盾提取算法不统一 / 器件模型问题核对参数提取方法确认版图尺寸的正确性这张表不是万能的但它能帮你快速定位思路不至于一上来就一头扎进工艺排查里出不来。7. 写在最后的一些个人心得从入行到现在我经手了不少 Test Chip 项目从几十个 pad 的小模块到上千个 pad 的大型研发芯片都做过。有一个体会越来越深刻Test Chip 设计得好不好直接决定了工艺开发的效率。好的测试芯片能让你在第一次流片之后就快速锁定问题区域而不好的测试芯片会让你在数据里绕来绕去反复做实验才能逼近真相。在工具层面我强烈建议团队里至少要有一个人能熟练玩转 Python 数据分析。PCM 测试产生的数据量越来越大传统的手工处理方式已经跟不上了。我自己就是用 Pandas 写了整套分析脚本之后才真正体会到什么叫“数据驱动工艺开发”——每个参数的趋势变化都能及时可视化每个异常都能快速定位到具体的工艺步骤省下来的时间精力非常可观。最后再分享一个小技巧每次流片回来的第一件事不要急着测全部点位先选一个中心点把最关键的十来个参数测一遍确认测试系统和版图连接没有大问题再放开手脚做整片扫描。这个“冒烟测试”可以避免很多系统性错误比如版图连接画反、pad 坐标对不上、测试脚本参数写错等起码能帮你节省半天到一天的无效劳动时间。Test Chip 和 PCM 这个领域看起来不起眼但它是连接工艺开发与器件性能的桥梁。真正把它做好了你对整个半导体制造流程的理解会上一个大台阶。希望这篇文章能让你少走一些弯路。