简介本资源是电子科技大学计算机学院《计算机组成原理》课程配套的完整实验资料包面向高校计算机类专业本科生及硬件实践学习者聚焦单周期CPU设计与实现这一核心能力训练。资源共348个文件涵盖58个C源码、58个目标文件、28个Verilog设计文件.v、7个答辩PPT.pptx/.ppt及多份实验报告相关文档.pdf/.docx辅以仿真日志.log、调试数据.dat/.dbg和工程配置文件.prj/.xise总大小29.98MB结构完整、开箱即用。已有1457人下载学习覆盖从ALU与寄存器组搭建、控制单元设计、数据通路连接到仿真验证与报告撰写的全流程。使用者可直接复现实验环境获取可运行的单周期CPU参考代码、规范化的实验报告模板、答辩级PPT框架及典型问题排错记录有效支撑课程实践、课程设计及硬件能力进阶。1. 电子科技大学计算机学院《计算机组成原理》实验课到底在练什么不是背概念、不是画框图、更不是调通一个仿真器就完事——陈虹老师这套实验资料核心是让本科生亲手把“取指-译码-执行-写回”这条指令流水线在 FPGA 上一拍一拍地跑起来。它不依赖预编译的黑盒 IP 核而是从 74 系列 TTL 逻辑芯片行为建模起步逐步叠加 ALU、寄存器堆、数据通路、单周期/多周期控制器最终在 Nexys A7 或类似 Xilinx Artix-7 平台实测 MIPS 指令子集add, sub, lw, sw, beq, j的时序波形。适合刚学完数字逻辑、正啃《Computer Organization and Design》RISC-V/MIPS 版本的学生你得会 Verilog 写组合逻辑能看懂 .vcd 波形图里 clk 上升沿时刻 PC 值是否正确跳转也得在 Vivado 中手动约束引脚、设置时钟域、分析 timing report 里最关键的 setup slack。这不是玩具级仿真而是卡在真实硬件资源与时序边界上的一线训练。2. 用 Verilog 在 Nexys A7 上搭建最小可运行 MIPS 数据通路这套实验的起点不是直接写 CPU而是先验证底层模块功能是否符合 ISA 规范。陈虹资料中明确要求所有基础单元必须通过自测 testbench 验证再逐级集成。关键在于每个模块的接口定义必须严格对齐 MIPS 五级流水线的数据宽度与控制信号命名如 RegWrite、MemRead、ALUSrc否则后续级联必然失败。2.1 从 74LS181 行为建模开始ALU 的三种实现路径对比实验第一关是复现经典 4 位 ALU 芯片 74LS181 的功能。常见错误是直接套用网上现成代码但陈虹资料要求必须基于其真值表Data Sheet 中 Table 3手写 case 语句并区分算术/逻辑模式M0/1。以下是符合实验要求的最小可综合 ALU 模块片段module alu_4bit ( input logic [3:0] a, b, input logic m, s3, s2, s1, s0, // m0: arithmetic; m1: logic output logic [3:0] f, output logic cout ); always_comb begin unique case ({m, s3, s2, s1, s0}) 5b0_0000: f a b; // AND 5b0_0001: f ~a | b; // OR with carry 5b0_0010: f a - b; // SUB (requires carry-in1) 5b0_0011: f a b; // ADD 5b0_0100: f (a b) ? 4h1 : 4h0; // SLT 5b1_0000: f a b; // AND (logic mode) 5b1_0001: f a | b; // OR 5b1_0010: f a ^ b; // XOR default: f 4h0; endcase // cout only valid for arithmetic ops (m0) cout (m 0) ? (a b ~s3) 4hF : 1b0; // simplified carry logic end endmodule提示cout计算不能简单用a b的进位必须结合s3-s0控制字判断当前运算类型。实验报告中需附上该模块的 testbench 波形截图重点验证s3-s00011ADD和0010SUB时f与cout的同步性。2.2 寄存器堆Register File的读写冲突规避设计MIPS 32 个通用寄存器$0–$31需支持双读单写且$0必须恒为 0。陈虹资料特别强调写使能信号RegWrite必须在时钟上升沿后至少 2ns 才能有效否则在 Nexys A7 的 BRAM 上易触发写冲突write collision。因此不能直接用always (posedge clk)写入而要插入一级同步寄存器缓冲// register_file.v —— 关键节选 logic [4:0] wr_addr_q; // registered write address logic wr_en_q; // registered write enable always (posedge clk) begin wr_addr_q wr_addr; wr_en_q RegWrite (wr_addr ! 5h0); // $0 不可写 end always (posedge clk) begin if (wr_en_q) begin regfile[wr_addr_q] wr_data; end end // read ports —— 组合逻辑无时序约束 assign rd1_data (rs1 5h0) ? 32h0 : regfile[rs1]; assign rd2_data (rs2 5h0) ? 32h0 : regfile[rs2];注意wr_addr_q和wr_en_q的延迟导致RegWrite信号实际作用于寄存器堆比clk上升沿晚一个周期。这意味着控制器输出的RegWrite必须提前一个周期生成即在 ID 阶段就置高否则 EX 阶段的 ALU 结果无法在 WB 阶段写入。这是学生调试中最常卡住的时序点。2.3 数据通路顶层连接关键控制信号的驱动源与扇出约束整个数据通路Datapath的顶层模块需显式声明所有控制信号来源避免隐式连接导致综合工具优化掉关键路径。陈虹资料要求ALUSrc,MemtoReg,RegWrite,MemRead,MemWrite,Branch,Jump八个信号必须由控制器模块统一输出且每个信号扇出fan-out不得超过 8。若某信号驱动超过 8 个模块如MemRead同时控制 Data Memory、PC Adder、Branch Logic必须插入缓冲器// datapath_top.v —— 控制信号缓冲规范 logic MemRead_buf; assign MemRead_buf controller.MemRead; // then connect MemRead_buf to all 12 downstream modules // NOT: connect controller.MemRead directly to 8 instances控制信号驱动模块数是否需缓冲缓冲后扇出RegWrite3RegFile, PC, ImmGen否3MemRead12DataMem, PCAdder, BranchUnit, ALUControl...是≤8Branch9BranchUnit, PCAdder, IF_ID, ID_EX是≤8未按此规范设计会导致 Vivado 综合时报错critical warning: [Synth 8-6146]提示某信号负载过高时序收敛失败。3. 单周期与多周期控制器的 Verilog 实现与状态机验证控制器是整套实验的“大脑”其正确性直接决定 CPU 能否执行add $t0,$t1,$t2这类最简指令。陈虹资料明确区分两种控制器实现方式单周期Single-Cycle用于验证数据通路完整性多周期Multi-Cycle才是最终目标需严格遵循 MIPS 五级流水线IF, ID, EX, MEM, WB的时序划分。3.1 单周期控制器用 case 语句直译指令格式单周期控制器本质是“指令译码器”输入 32 位instr输出全部控制信号。关键在于 opcode 解析必须覆盖 R/I/J 三类格式且立即数扩展sign-extend必须在 ID 阶段完成即控制器不处理 immediate只输出ImmSrc信号供外部模块选择// single_cycle_ctrl.v module single_cycle_ctrl( input logic [31:0] instr, output logic [5:0] ALUOp, output logic ALUSrc, MemtoReg, RegWrite, MemRead, MemWrite, Branch, Jump ); logic [5:0] opcode; assign opcode instr[31:26]; always_comb begin ALUOp 6h0; ALUSrc 0; MemtoReg 0; RegWrite 0; MemRead 0; MemWrite 0; Branch 0; Jump 0; unique case (opcode) 6b000000: begin // R-type: add, sub, and, or, slt ALUOp 6b100000; ALUSrc 0; MemtoReg 0; RegWrite 1; end 6b100011: begin // lw ALUOp 6b000010; ALUSrc 1; MemtoReg 1; RegWrite 1; MemRead 1; end 6b101011: begin // sw ALUOp 6b000010; ALUSrc 1; MemtoReg 0; RegWrite 0; MemWrite 1; end 6b000100: begin // beq ALUOp 6b010000; ALUSrc 0; MemtoReg 0; RegWrite 0; Branch 1; end 6b000010: begin // j ALUOp 6b000000; ALUSrc 0; MemtoReg 0; RegWrite 0; Jump 1; end endcase end endmodule提示ALUOp字段需与 ALU 内部alu_control信号严格对应。实验手册第 4 页的 ALU 控制码表Table 4-2是硬性依据不可自行映射。例如beq的ALUOp6b010000对应 ALU 执行subtract若此处写错beq永远不会跳转。3.2 多周期控制器有限状态机FSM的时序精准建模多周期控制器采用 Moore 型 FSM共 6 个状态IF,ID,EX,MEM,WB,STALL。陈虹资料强调状态转移必须由clk上升沿触发且每个状态持续恰好一个周期。常见错误是用always (posedge clk)写状态转移却遗漏next_state寄存器导致状态机振荡// multi_cycle_ctrl.v —— 状态机核心 typedef enum logic [2:0] { S_IF 3b000, S_ID 3b001, S_EX 3b010, S_MEM 3b011, S_WB 3b100, S_STALL 3b101 } state_t; state_t state, next_state; always_ff (posedge clk, negedge rst_n) begin if (!rst_n) state S_IF; else state next_state; end always_comb begin next_state state; // default hold case (state) S_IF: next_state S_ID; S_ID: if (is_branch || is_jump) next_state S_IF; // branch/jump back to IF else next_state S_EX; S_EX: next_state S_MEM; S_MEM: next_state S_WB; S_WB: next_state S_IF; S_STALL: next_state S_ID; // after stall, resume ID endcase end // 输出逻辑 —— Moore 型仅依赖当前状态 always_comb begin ALUSrc 0; MemtoReg 0; RegWrite 0; MemRead 0; MemWrite 0; Branch 0; Jump 0; case (state) S_IF: ; // no control signals active in IF S_ID: ; // decode only, no data path control S_EX: begin if (is_rtype) ALUSrc 0; else if (is_immediate) ALUSrc 1; end S_MEM: begin if (is_lw) MemRead 1; MemtoReg 1; RegWrite 1; if (is_sw) MemWrite 1; if (is_beq) Branch 1; end S_WB: begin if (is_rtype || is_lw) RegWrite 1; end endcase end注意S_STALL状态仅在检测到数据冒险data hazard时进入例如lw $t0,0($s0)后紧跟add $t1,$t0,$t2。此时控制器必须在S_ID后转入S_STALL并插入一个空操作周期nop确保lw的数据在MEM阶段写入寄存器堆后add才在下一个S_ID读取$t0。实验报告需提供该场景的时序波形标注stall信号拉高时刻。4. 在 Nexys A7 上烧录与调试Vivado 约束文件与波形抓取技巧硬件验证阶段90% 的失败源于约束文件XDC错误或波形采样点选取不当。陈虹资料配套的top.xdc文件并非万能模板必须根据实际使用的 Nexys A7 板卡版本Rev C/D和 jumper 设置调整。以下是最易出错的三项约束及验证方法。4.1 时钟约束必须指定create_clock的-waveform参数Nexys A7 板载 100MHz 晶振clk100)但实验要求 CPU 主频为 25MHz便于观察波形。若仅写create_clock -period 40.000 -name sys_clk [get_ports clk100]Vivado 默认波形占空比 50%而实际晶振输出为方波。这会导致clk100的falling edge被误判为有效边沿引发亚稳态。正确写法必须显式声明# top.xdc create_clock -period 40.000 -name sys_clk -waveform {0.000 20.000} [get_ports clk100] # {0.000 20.000} means rising at 0ns, falling at 20ns → 50% duty cycle提示若使用板卡上的clk100引脚J17必须确认 jumper JP6 设置为 “CLK100” 模式。用万用表测量 J17 对地电压应为 3.3V否则约束无效。4.2 按键与开关约束防抖逻辑必须在顶层模块内实现Nexys A7 的按钮BTNU/BTND是机械开关存在毫秒级抖动。陈虹资料严禁在 testbench 中模拟消抖要求硬件消抖必须用计数器实现。以下为标准消抖模块接入方式// top.v —— 按键消抖必须在此处实例化 debounce #(.CLK_FREQ(100_000_000), .DEBOUNCE_TIME(20_000_000)) uut_dbtn ( .clk(clk100), .rst_n(rst_n), .btn_in(sw[0]), // use switch as clean input .btn_out(btn_clean) ); // then connect btn_clean to controllers reset or step signal注意sw[0]开关无抖动可直接用作btn_in而btnu按钮必须经消抖后才能驱动rst_n。若跳过此步按下复位键时 CPU 可能只复位部分模块导致 PC 锁死。4.3 ILAIntegrated Logic Analyzer探针配置聚焦关键信号组Vivado 的 ILA 核心需精简探针数量否则触发深度不足。陈虹资料推荐以下 4 组信号必采每组不超过 8 位探针组信号名位宽用途PC IRpc_reg,instr3232验证取指地址与指令内容一致性ALU 输入alu_a,alu_b,alu_op32326确认 ID 阶段输出的源操作数正确MEM 地址/数据mem_addr,mem_wdata,mem_rdata323232检查lw/sw的地址计算与数据流向控制信号RegWrite,MemRead,MemWrite,Branch,Jump1×5定位指令执行阶段与控制流异常配置 ILA 时触发条件设为pc_reg 32h00000000复位后首条指令深度设为 1024。抓取波形后重点检查instr在pc_reg0x00000000时刻是否为0x20080001addi $t0,$zero,1且RegWrite在pc_reg0x00000004时拉高——这证明取指-译码-执行链路已贯通。5. 实验报告中的波形分析技巧如何用 .vcd 文件定位三级流水线冒险提交实验报告前必须提供.vcdValue Change Dump波形文件并在报告中用光标标注关键事件。陈虹资料评分细则明确仅截图波形不给分必须用光标标出至少 3 个精确时间点并说明其物理意义。以下是针对lw后接add的数据冒险分析范例// test.s —— 测试程序 lw $t0, 0($s0) # instr[0] 0x8c080000 add $t1, $t0, $t2 # instr[1] 0x010a48205.1 用 GTKWave 精确定位 RAW 冒险发生点将 Vivado 生成的wave.vcd用 GTKWave 打开加载pc_reg,instr,rd1_data,rd2_data,alu_a,alu_b,mem_rdata,RegWrite信号。按如下步骤操作定位lw指令执行周期找到pc_reg0x00000000时刻观察instr0x8c080000确认MemRead1且mem_rdata在MEM阶段末尾pc_reg0x00000004时更新定位add指令 ID 阶段找到pc_reg0x00000004时刻instr0x010a4820此时rd1_data应为$t0的旧值非lw刚读出的新值定位冒险解决点观察alu_a在EX阶段pc_reg0x00000008是否等于mem_rdata来自 MEM/WB 旁路而非rd1_data来自 RegFile。提示GTKWave 中按CtrlL调出光标右键点击信号波形设置Set Cursor A和Set Cursor B然后在下方Time栏读取 Δt。例如Cursor A在pc_reg0x00000004的rd1_data下降沿Cursor B在pc_reg0x00000008的alu_a上升沿Δt40ns → 证明旁路路径延迟为 1 个周期25MHz → 40ns/cycle符合设计预期。5.2 用vcd2wlf工具提取关键周期的信号快照为避免报告中堆砌冗长波形图可用开源工具vcd2wlf提取单周期信号快照# 将 wave.vcd 转为文本快照仅含 pc_reg, instr, RegWrite, mem_rdata vcd2wlf -f wave.vcd -s pc_reg instr RegWrite mem_rdata -t 40000000 -o snapshot.txt生成的snapshot.txt包含时间戳与信号值可直接嵌入报告表格时间(ns)pc_reginstrRegWritemem_rdata400000000x000000000x8c08000000x00000000800000000x000000040x010a482000x000000001200000000x000000080x0000000010x00000001此表格清晰显示lw的结果0x00000001在t120ns即pc_reg0x00000008才写入寄存器堆而add的alu_a在t80ns已取到该值——证实旁路机制生效。本文还有配套的精品资源点击获取 FPGA上手搭MIPS流水线：从74LS181到五级CPU实战
简介本资源是电子科技大学计算机学院《计算机组成原理》课程配套的完整实验资料包面向高校计算机类专业本科生及硬件实践学习者聚焦单周期CPU设计与实现这一核心能力训练。资源共348个文件涵盖58个C源码、58个目标文件、28个Verilog设计文件.v、7个答辩PPT.pptx/.ppt及多份实验报告相关文档.pdf/.docx辅以仿真日志.log、调试数据.dat/.dbg和工程配置文件.prj/.xise总大小29.98MB结构完整、开箱即用。已有1457人下载学习覆盖从ALU与寄存器组搭建、控制单元设计、数据通路连接到仿真验证与报告撰写的全流程。使用者可直接复现实验环境获取可运行的单周期CPU参考代码、规范化的实验报告模板、答辩级PPT框架及典型问题排错记录有效支撑课程实践、课程设计及硬件能力进阶。1. 电子科技大学计算机学院《计算机组成原理》实验课到底在练什么不是背概念、不是画框图、更不是调通一个仿真器就完事——陈虹老师这套实验资料核心是让本科生亲手把“取指-译码-执行-写回”这条指令流水线在 FPGA 上一拍一拍地跑起来。它不依赖预编译的黑盒 IP 核而是从 74 系列 TTL 逻辑芯片行为建模起步逐步叠加 ALU、寄存器堆、数据通路、单周期/多周期控制器最终在 Nexys A7 或类似 Xilinx Artix-7 平台实测 MIPS 指令子集add, sub, lw, sw, beq, j的时序波形。适合刚学完数字逻辑、正啃《Computer Organization and Design》RISC-V/MIPS 版本的学生你得会 Verilog 写组合逻辑能看懂 .vcd 波形图里 clk 上升沿时刻 PC 值是否正确跳转也得在 Vivado 中手动约束引脚、设置时钟域、分析 timing report 里最关键的 setup slack。这不是玩具级仿真而是卡在真实硬件资源与时序边界上的一线训练。2. 用 Verilog 在 Nexys A7 上搭建最小可运行 MIPS 数据通路这套实验的起点不是直接写 CPU而是先验证底层模块功能是否符合 ISA 规范。陈虹资料中明确要求所有基础单元必须通过自测 testbench 验证再逐级集成。关键在于每个模块的接口定义必须严格对齐 MIPS 五级流水线的数据宽度与控制信号命名如 RegWrite、MemRead、ALUSrc否则后续级联必然失败。2.1 从 74LS181 行为建模开始ALU 的三种实现路径对比实验第一关是复现经典 4 位 ALU 芯片 74LS181 的功能。常见错误是直接套用网上现成代码但陈虹资料要求必须基于其真值表Data Sheet 中 Table 3手写 case 语句并区分算术/逻辑模式M0/1。以下是符合实验要求的最小可综合 ALU 模块片段module alu_4bit ( input logic [3:0] a, b, input logic m, s3, s2, s1, s0, // m0: arithmetic; m1: logic output logic [3:0] f, output logic cout ); always_comb begin unique case ({m, s3, s2, s1, s0}) 5b0_0000: f a b; // AND 5b0_0001: f ~a | b; // OR with carry 5b0_0010: f a - b; // SUB (requires carry-in1) 5b0_0011: f a b; // ADD 5b0_0100: f (a b) ? 4h1 : 4h0; // SLT 5b1_0000: f a b; // AND (logic mode) 5b1_0001: f a | b; // OR 5b1_0010: f a ^ b; // XOR default: f 4h0; endcase // cout only valid for arithmetic ops (m0) cout (m 0) ? (a b ~s3) 4hF : 1b0; // simplified carry logic end endmodule提示cout计算不能简单用a b的进位必须结合s3-s0控制字判断当前运算类型。实验报告中需附上该模块的 testbench 波形截图重点验证s3-s00011ADD和0010SUB时f与cout的同步性。2.2 寄存器堆Register File的读写冲突规避设计MIPS 32 个通用寄存器$0–$31需支持双读单写且$0必须恒为 0。陈虹资料特别强调写使能信号RegWrite必须在时钟上升沿后至少 2ns 才能有效否则在 Nexys A7 的 BRAM 上易触发写冲突write collision。因此不能直接用always (posedge clk)写入而要插入一级同步寄存器缓冲// register_file.v —— 关键节选 logic [4:0] wr_addr_q; // registered write address logic wr_en_q; // registered write enable always (posedge clk) begin wr_addr_q wr_addr; wr_en_q RegWrite (wr_addr ! 5h0); // $0 不可写 end always (posedge clk) begin if (wr_en_q) begin regfile[wr_addr_q] wr_data; end end // read ports —— 组合逻辑无时序约束 assign rd1_data (rs1 5h0) ? 32h0 : regfile[rs1]; assign rd2_data (rs2 5h0) ? 32h0 : regfile[rs2];注意wr_addr_q和wr_en_q的延迟导致RegWrite信号实际作用于寄存器堆比clk上升沿晚一个周期。这意味着控制器输出的RegWrite必须提前一个周期生成即在 ID 阶段就置高否则 EX 阶段的 ALU 结果无法在 WB 阶段写入。这是学生调试中最常卡住的时序点。2.3 数据通路顶层连接关键控制信号的驱动源与扇出约束整个数据通路Datapath的顶层模块需显式声明所有控制信号来源避免隐式连接导致综合工具优化掉关键路径。陈虹资料要求ALUSrc,MemtoReg,RegWrite,MemRead,MemWrite,Branch,Jump八个信号必须由控制器模块统一输出且每个信号扇出fan-out不得超过 8。若某信号驱动超过 8 个模块如MemRead同时控制 Data Memory、PC Adder、Branch Logic必须插入缓冲器// datapath_top.v —— 控制信号缓冲规范 logic MemRead_buf; assign MemRead_buf controller.MemRead; // then connect MemRead_buf to all 12 downstream modules // NOT: connect controller.MemRead directly to 8 instances控制信号驱动模块数是否需缓冲缓冲后扇出RegWrite3RegFile, PC, ImmGen否3MemRead12DataMem, PCAdder, BranchUnit, ALUControl...是≤8Branch9BranchUnit, PCAdder, IF_ID, ID_EX是≤8未按此规范设计会导致 Vivado 综合时报错critical warning: [Synth 8-6146]提示某信号负载过高时序收敛失败。3. 单周期与多周期控制器的 Verilog 实现与状态机验证控制器是整套实验的“大脑”其正确性直接决定 CPU 能否执行add $t0,$t1,$t2这类最简指令。陈虹资料明确区分两种控制器实现方式单周期Single-Cycle用于验证数据通路完整性多周期Multi-Cycle才是最终目标需严格遵循 MIPS 五级流水线IF, ID, EX, MEM, WB的时序划分。3.1 单周期控制器用 case 语句直译指令格式单周期控制器本质是“指令译码器”输入 32 位instr输出全部控制信号。关键在于 opcode 解析必须覆盖 R/I/J 三类格式且立即数扩展sign-extend必须在 ID 阶段完成即控制器不处理 immediate只输出ImmSrc信号供外部模块选择// single_cycle_ctrl.v module single_cycle_ctrl( input logic [31:0] instr, output logic [5:0] ALUOp, output logic ALUSrc, MemtoReg, RegWrite, MemRead, MemWrite, Branch, Jump ); logic [5:0] opcode; assign opcode instr[31:26]; always_comb begin ALUOp 6h0; ALUSrc 0; MemtoReg 0; RegWrite 0; MemRead 0; MemWrite 0; Branch 0; Jump 0; unique case (opcode) 6b000000: begin // R-type: add, sub, and, or, slt ALUOp 6b100000; ALUSrc 0; MemtoReg 0; RegWrite 1; end 6b100011: begin // lw ALUOp 6b000010; ALUSrc 1; MemtoReg 1; RegWrite 1; MemRead 1; end 6b101011: begin // sw ALUOp 6b000010; ALUSrc 1; MemtoReg 0; RegWrite 0; MemWrite 1; end 6b000100: begin // beq ALUOp 6b010000; ALUSrc 0; MemtoReg 0; RegWrite 0; Branch 1; end 6b000010: begin // j ALUOp 6b000000; ALUSrc 0; MemtoReg 0; RegWrite 0; Jump 1; end endcase end endmodule提示ALUOp字段需与 ALU 内部alu_control信号严格对应。实验手册第 4 页的 ALU 控制码表Table 4-2是硬性依据不可自行映射。例如beq的ALUOp6b010000对应 ALU 执行subtract若此处写错beq永远不会跳转。3.2 多周期控制器有限状态机FSM的时序精准建模多周期控制器采用 Moore 型 FSM共 6 个状态IF,ID,EX,MEM,WB,STALL。陈虹资料强调状态转移必须由clk上升沿触发且每个状态持续恰好一个周期。常见错误是用always (posedge clk)写状态转移却遗漏next_state寄存器导致状态机振荡// multi_cycle_ctrl.v —— 状态机核心 typedef enum logic [2:0] { S_IF 3b000, S_ID 3b001, S_EX 3b010, S_MEM 3b011, S_WB 3b100, S_STALL 3b101 } state_t; state_t state, next_state; always_ff (posedge clk, negedge rst_n) begin if (!rst_n) state S_IF; else state next_state; end always_comb begin next_state state; // default hold case (state) S_IF: next_state S_ID; S_ID: if (is_branch || is_jump) next_state S_IF; // branch/jump back to IF else next_state S_EX; S_EX: next_state S_MEM; S_MEM: next_state S_WB; S_WB: next_state S_IF; S_STALL: next_state S_ID; // after stall, resume ID endcase end // 输出逻辑 —— Moore 型仅依赖当前状态 always_comb begin ALUSrc 0; MemtoReg 0; RegWrite 0; MemRead 0; MemWrite 0; Branch 0; Jump 0; case (state) S_IF: ; // no control signals active in IF S_ID: ; // decode only, no data path control S_EX: begin if (is_rtype) ALUSrc 0; else if (is_immediate) ALUSrc 1; end S_MEM: begin if (is_lw) MemRead 1; MemtoReg 1; RegWrite 1; if (is_sw) MemWrite 1; if (is_beq) Branch 1; end S_WB: begin if (is_rtype || is_lw) RegWrite 1; end endcase end注意S_STALL状态仅在检测到数据冒险data hazard时进入例如lw $t0,0($s0)后紧跟add $t1,$t0,$t2。此时控制器必须在S_ID后转入S_STALL并插入一个空操作周期nop确保lw的数据在MEM阶段写入寄存器堆后add才在下一个S_ID读取$t0。实验报告需提供该场景的时序波形标注stall信号拉高时刻。4. 在 Nexys A7 上烧录与调试Vivado 约束文件与波形抓取技巧硬件验证阶段90% 的失败源于约束文件XDC错误或波形采样点选取不当。陈虹资料配套的top.xdc文件并非万能模板必须根据实际使用的 Nexys A7 板卡版本Rev C/D和 jumper 设置调整。以下是最易出错的三项约束及验证方法。4.1 时钟约束必须指定create_clock的-waveform参数Nexys A7 板载 100MHz 晶振clk100)但实验要求 CPU 主频为 25MHz便于观察波形。若仅写create_clock -period 40.000 -name sys_clk [get_ports clk100]Vivado 默认波形占空比 50%而实际晶振输出为方波。这会导致clk100的falling edge被误判为有效边沿引发亚稳态。正确写法必须显式声明# top.xdc create_clock -period 40.000 -name sys_clk -waveform {0.000 20.000} [get_ports clk100] # {0.000 20.000} means rising at 0ns, falling at 20ns → 50% duty cycle提示若使用板卡上的clk100引脚J17必须确认 jumper JP6 设置为 “CLK100” 模式。用万用表测量 J17 对地电压应为 3.3V否则约束无效。4.2 按键与开关约束防抖逻辑必须在顶层模块内实现Nexys A7 的按钮BTNU/BTND是机械开关存在毫秒级抖动。陈虹资料严禁在 testbench 中模拟消抖要求硬件消抖必须用计数器实现。以下为标准消抖模块接入方式// top.v —— 按键消抖必须在此处实例化 debounce #(.CLK_FREQ(100_000_000), .DEBOUNCE_TIME(20_000_000)) uut_dbtn ( .clk(clk100), .rst_n(rst_n), .btn_in(sw[0]), // use switch as clean input .btn_out(btn_clean) ); // then connect btn_clean to controllers reset or step signal注意sw[0]开关无抖动可直接用作btn_in而btnu按钮必须经消抖后才能驱动rst_n。若跳过此步按下复位键时 CPU 可能只复位部分模块导致 PC 锁死。4.3 ILAIntegrated Logic Analyzer探针配置聚焦关键信号组Vivado 的 ILA 核心需精简探针数量否则触发深度不足。陈虹资料推荐以下 4 组信号必采每组不超过 8 位探针组信号名位宽用途PC IRpc_reg,instr3232验证取指地址与指令内容一致性ALU 输入alu_a,alu_b,alu_op32326确认 ID 阶段输出的源操作数正确MEM 地址/数据mem_addr,mem_wdata,mem_rdata323232检查lw/sw的地址计算与数据流向控制信号RegWrite,MemRead,MemWrite,Branch,Jump1×5定位指令执行阶段与控制流异常配置 ILA 时触发条件设为pc_reg 32h00000000复位后首条指令深度设为 1024。抓取波形后重点检查instr在pc_reg0x00000000时刻是否为0x20080001addi $t0,$zero,1且RegWrite在pc_reg0x00000004时拉高——这证明取指-译码-执行链路已贯通。5. 实验报告中的波形分析技巧如何用 .vcd 文件定位三级流水线冒险提交实验报告前必须提供.vcdValue Change Dump波形文件并在报告中用光标标注关键事件。陈虹资料评分细则明确仅截图波形不给分必须用光标标出至少 3 个精确时间点并说明其物理意义。以下是针对lw后接add的数据冒险分析范例// test.s —— 测试程序 lw $t0, 0($s0) # instr[0] 0x8c080000 add $t1, $t0, $t2 # instr[1] 0x010a48205.1 用 GTKWave 精确定位 RAW 冒险发生点将 Vivado 生成的wave.vcd用 GTKWave 打开加载pc_reg,instr,rd1_data,rd2_data,alu_a,alu_b,mem_rdata,RegWrite信号。按如下步骤操作定位lw指令执行周期找到pc_reg0x00000000时刻观察instr0x8c080000确认MemRead1且mem_rdata在MEM阶段末尾pc_reg0x00000004时更新定位add指令 ID 阶段找到pc_reg0x00000004时刻instr0x010a4820此时rd1_data应为$t0的旧值非lw刚读出的新值定位冒险解决点观察alu_a在EX阶段pc_reg0x00000008是否等于mem_rdata来自 MEM/WB 旁路而非rd1_data来自 RegFile。提示GTKWave 中按CtrlL调出光标右键点击信号波形设置Set Cursor A和Set Cursor B然后在下方Time栏读取 Δt。例如Cursor A在pc_reg0x00000004的rd1_data下降沿Cursor B在pc_reg0x00000008的alu_a上升沿Δt40ns → 证明旁路路径延迟为 1 个周期25MHz → 40ns/cycle符合设计预期。5.2 用vcd2wlf工具提取关键周期的信号快照为避免报告中堆砌冗长波形图可用开源工具vcd2wlf提取单周期信号快照# 将 wave.vcd 转为文本快照仅含 pc_reg, instr, RegWrite, mem_rdata vcd2wlf -f wave.vcd -s pc_reg instr RegWrite mem_rdata -t 40000000 -o snapshot.txt生成的snapshot.txt包含时间戳与信号值可直接嵌入报告表格时间(ns)pc_reginstrRegWritemem_rdata400000000x000000000x8c08000000x00000000800000000x000000040x010a482000x000000001200000000x000000080x0000000010x00000001此表格清晰显示lw的结果0x00000001在t120ns即pc_reg0x00000008才写入寄存器堆而add的alu_a在t80ns已取到该值——证实旁路机制生效。本文还有配套的精品资源点击获取