简介：面向热电制冷与珀尔帖（TEC）模块驱动设计的学习者及硬件工程师，这份MAX1968/MAX1969中文资料聚焦两款TEC功率驱动器的引脚定义、电流控制与监测方法，可用于快速理解芯片在热管理系统中的工作方式。压缩包仅含1个doc文件，大小约36KB，篇幅精炼，适合作为数据手册的中文辅助阅读材料。资料逐项说明VDD、CTLI、REF、ITEC、OS1/OS2、CS、SHDN及LX、PVDD、PGND等引脚功能，并给出ITEC=(VCTLI-1.50)/(10×RSENSE)等关键计算关系，同时涉及开关频率选择、基准电压旁路、电流检测电阻与低功耗关断等设计要点。已有356人学习，便于读者结合英文原版手册核对电流控制、电压监测和电源去耦细节，快速建立珀尔帖驱动电路的分析框架，也可为温度控制与热管理方案选型提供参考。

1. 一份引脚表背后：MAX1968/MAX1969 中文资料能解决什么

做半导体制冷台的板子，最难的一步通常不是画原理图，而是把 MAX1968/MAX1969 这颗 TEC 驱动器的二十多个引脚逐个对应起来——原始手册全是英文缩写，CTLI 该加多少伏、RSENSE 取多大、MAXIP 和 MAXIN 为什么在 MAX1969 上必须短接，这些疑问一旦落到调试台上，代价往往就是烧器件。这份 MAX1968/MAX1969 中文资料把每个引脚的功能、电压关系、默认接法和公式逐条译成中文，公式原样保留，没有删减。它解决的其实早就超出“看懂”，核心是“照着连能出电流”。适合正在做 TEC 温控、激光器恒温、高低温测试台的硬件工程师，也适合第一次用这两颗片子、手里没有差分探头的新手。

2. 把二十多个引脚读成一张电路图：电源、地、电感的三段式结构

拿到一份引脚说明，第一反应往往是从上往下读；但真正省时间的读法，是先按“电源域—功率级—采样”把引脚分组，再看组内哪些必须连在一起。这样分组之后，你会发现这颗芯片的拓扑其实很规整：左边是控制和基准，右边是两路同步整流的半桥，中间夹着电流采样和限流设定。

2.1 PVDD 与 VDD 必须同电位：这条约束决定了整个供电架构

资料里对 PVDD1（18、20 脚）和 PVDD2（9、11 脚）写得很直白：必须与 VDD 同电压，并且所有 PVDD 引脚要在 VDD 电源层上连在一起。这句话看着不起眼，实际是最容易被忽略的硬性约束。

很多人的直觉是“PVDD 是功率电源，VDD 是模拟电源，功率电源当然要给高一点”。这颗芯片不是这样设计的。它的功率级是同步整流的半桥，驱动和功率共用同一电源域，一旦把 PVDD 抬到比 VDD 高，内部驱动电平就会错位，轻则效率下降、某一路输出吃亏，重则上下管直通。血泪经验是：先按“同电位”把电源层画出来，再考虑其他。

具体做法有三条：第一，VDD 和 PVDD 之间不要串磁珠做所谓“隔离”，两者必须同层同电位；第二，PVDD1 和 PVDD2 各有一组旁路电容，建议按每引脚一个 10μF 陶瓷加一个 0.1μF 的组合就近放置，不要几个引脚共用一颗大电容；第三，电源入口处留一个 0.1Ω 的跳线位，调试时可以串进去量整机电流，但要清楚这会给电源层引入压差，出报告前必须短接回去。

供电电压的取值在资料里没有给出绝对值，那就以你手上的完整版手册和 TEC 参数倒推：最大 TEC 电压受 4×VMAXV 和电源电压的双重限制，谁小取谁。这一点在第 3 章讲 MAXV 时还会展开。

2.2 LX 与 PGND：两路同步半桥怎么拼出双向电流

LX1（19、21、23 脚）和 LX2（6、8、10 脚）是内部同步整流半桥的开关节点，每个功能都并列了 3 个引脚，纯粹是为了载流和压低寄生电感，不是让你接三颗电感。资料要求：所有 LX1 连在一起，所有 LX2 连在一起。

对 TEC 这种需要双向电流的负载来说，两路半桥的作用是让电流能正反两个方向流动——正向制冷、反向加热，靠 CTLI 相对 1.50V 的偏移决定方向。所以电感不是“一个储能元件”那么简单，它是两边轮流灌电流的通道。电感取值直接决定纹波和环路，这部分放到第 4 章。

PGND1（22、24 脚）和 PGND2（5、7 脚）是同步整流器的地回流端，资料明确要求“在功率地平面连接所有 PGND 引脚”。这句话的重点在“平面”二字：不要用一根细线把几个 PGND 串起来回单点，那样回路电感太大，开关瞬间的地弹会把 CS 采样的差分信号淹没。正确做法是铺一整块功率地铜皮，让每个 PGND 引脚各打两个过孔直接下地，回流路径越短越好。

有一个细节值得单独讲：LX 节点是整块板子上 dv/dt 最高的地方，走线面积要小、要短、要远离 CS/OS1 的差分对。我一般会把 LX 的铜皮控制在刚好满足载流的宽度，不做大面积铺铜，宁可让它看起来“瘦”一点。

2.3 三处短接：MAX1968 与 MAX1969 的接法差异

这两颗片子的引脚是一套封装、两种配置，最省事的记忆方式是记住 MAX1969 上的三处短接，其他全部照 MAX1968 画。资料原文写得很清楚：

这三处其实是一件事的三个面：MAX1969 把两路半桥并成一路用，所以开关节点要短接；差分检测的另一端失去意义，所以 OS2 接地；正负限流不再独立可调，所以 MAXIN 跟 MAXIP 绑在一起。

翻车案例：有人在 MAX1969 上只短接了 LX1/LX2，忘了 OS2 接地，结果电流能出、但方向一切换就失锁，查了两天才发现是差分检测的另一端在飘。另一类常见错误正好相反——在 MAX1968 上把 MAXIN 和 MAXIP 短接了，等于放弃了正负限流的不对称设定，TEC 反向加热时的限流值会跟制冷方向一样，某些偏置场景下容易过流。

2.4 OS1/OS2/CS 的 Kelvin 采样怎么走线

CS（16 脚）是电流采样输入，资料说明 TEC 电流在 CS 和 OS1 之间被监测，最大 TEC 电流由 150mV/RSENSE 给出，且是双极性的。OS1（15 脚）和 OS2（14 脚）是差分电压的感应点，原文反复强调“是感应点，不是功率输出”——这句提示的价值在于：别把大电流从这两个脚上引。

正确接法是四端开尔文：RSENSE 的电流端走大电流，电压端单独引一对细线到 CS 和 OS1，这对线从采样电阻焊盘内侧引出，全程并行、不跨越 LX 节点、不换层。OS1 在这套接法里同时承担了两个角色——既做电流采样的参考端，又做 TEC 电压差分检测的一端。所以这条线的噪声会同时污染电流环和电压环，走线优先级要排到最高。

如果板子上空间紧，宁可在采样电阻旁边放一个 100Ω 电阻串进 CS 线，再用 1nF 电容对 OS1 做差分滤波，也不要为了走线方便把 CS 拉到远处。滤波器的截止频率按开关频率的十分之一以下取，500kHz 时配 100Ω/1nF 大约 1.6MHz，够用。

3. 电流环参数怎么定：CTLI、RSENSE 与三个限流脚

引脚接对只能保证“不炸”，要让它按你想要的电流工作，得把四个参数算清楚：CTLI 的控制摆幅、RSENSE 的阻值、限流脚的分压、监测脚的量程。这四个量是互相咬合的，改一个其他三个都要跟着变。

3.1 CTLI 的 1.50V 中点：从控制电压反推 TEC 电流

资料给了两个等价公式：

ITEC = (VOS1 - VCS) / RSENSE = (VCTLI - 1.50) / (10 × RSENSE)

第一个等号是物理层，第二个等号是控制层。重点看第二个：控制电压相对 1.50V 的偏移，被 10×RSENSE 这个系数放大成电流。也就是说芯片内部在电流环里放了一个 10 倍的衰减，为的是让 DAC 输出的毫伏级分辨率能映射到安培级电流。

代入一组典型值感受一下。取 RSENSE = 0.05Ω，则 10×RSENSE = 0.5，控制增益是 2A/V。想让 TEC 跑 2A，CTLI 要给 1.50 + 1.0 = 2.50V；反向跑 2A，给 0.50V。整段控制范围就在 0.5V 到 2.5V 之间，用一颗 12 位 DAC 在 0～3V 量程上输出，理论分辨率约 0.73mV，对应 1.5mA 电流步进——对温度环来说完全够用。

这里有个反直觉的点：CTLI 是电压输入、输入阻抗很高，可以直接用 DAC 驱动，但 DAC 的噪声会一比一地变成电流噪声。所以别省略 RC 滤波，我一般用 1kΩ 串 1μF 到地，截止频率约 160Hz，比温度环的带宽高一个量级，不影响响应速度。

零电流点必须校准。资料说中点 1.50V 是“无 TEC 电流”，但实际器件里 REF 输出和内部基准之间会有几毫伏偏差，直接给 1.500V 可能还剩几十毫安残余电流。做法是上电后先用万用表量 REF 脚的实际电压，把软件里的中点改成这个实测值，再微调一次让 ITEC 监测脚读到 1.50V。

3.2 RSENSE 取值：150mV 阈值、功耗与精度的三角权衡

限流阈值是死的：最大 TEC 电流 = 150mV / RSENSE，正负对称。所以 RSENSE 一确定，限流点就确定了，反过来也成立——先定你需要的最大电流，再反推电阻。

功耗那一列是最容易低估的。0.05Ω 在 3A 下耗 0.45W，必须选 1W 以上、低温度系数（50ppm 级）、低寄生电感的四端电阻，封装优先 2512 或更大。用普通 1206 贴片顶上去的后果是：温漂让限流点随温度移动，冷启动时可能提前限流，跑十分钟后限流点又往上爬。

精度方面，控制增益越大、对采样电阻的绝对精度越敏感。10A/V 的配置下，RSENSE 上 1% 的误差直接变成 1% 的电流误差，所以大电流方案建议用 0.5% 精度件，并在产线做单点校准。

下面这段脚本把上面几个关系固化成可复算的形式，改电阻和目标电流就能出结果：

# TEC 驱动器参数速算 def tec_params(rsense, i_target, vref=1.50): # 限流阈值由资料给定：正负各 150mV / RSENSE i_limit = 0.150 / rsense # 控制增益：ITEC = (VCTLI - 1.50) / (10 * RSENSE) gain = 1.0 / (10 * rsense) # 单位 A/V # 达到目标电流所需的控制电压偏移量 v_offset = i_target / gain # ITEC 监测脚在限流点的输出：1.50 + (VOS1-VCS)*8，差分最大 150mV v_itec_limit = 1.50 + 8 * 0.150 return { "限流点(A)": round(i_limit, 3), "控制增益(A/V)": round(gain, 3), "CTLI上限(V)": round(vref + v_offset, 3), "CTLI下限(V)": round(vref - v_offset, 3), "采样电阻功耗(W)": round(i_target ** 2 * rsense, 3), "ITEC限流时输出(V)": round(v_itec_limit, 3), } print(tec_params(0.05, 2.0))

这段逻辑的关键在于“限流点”和“工作点”是两个独立概念：工作点由 CTLI 决定，限流点由 RSENSE 决定。很多人算完 CTLI 就以为万事大吉，结果一上电就撞限流，回头才发现 RSENSE 选小了。参数说明：rsense 是采样电阻实际阻值（不是标称值），i_target 是你的常用工作电流而非极限电流，vref 是 REF 脚实测电压。散热核算时按 i_target 而不是 i_limit 算，因为正常工作不该进限流。

3.3 MAXIP/MAXIN/MAXV：三个“天花板”分别管什么

这三个脚名字很像，作用完全不同，搞混了会出大问题。

MAXIP（27 脚）和 MAXIN（26 脚）管的是电流上限。资料给的默认接法是都接 REF，此时正向限流 +150mV/RSENSE、负向限流 -150mV/RSENSE。如果想做不对称限流——比如制冷方向允许 3A、加热方向只想给 1.5A——就在这两个脚上各挂一组从 REF 到 GND 的分压，把对应脚的电压拉低。注意拉低的是阈值电压，不是电流值，换算时仍然除以 RSENSE。

MAXV（28 脚）管的是电压上限，资料写得很明确：从 REF 到 GND 接一组外部电阻分压，最大 TEC 电压 = 4 × VMAXV。这给了你一层保护——即使电流环拼命想推，输出电压也被这个天花板卡住。

分压电阻建议取 10kΩ 级别，太小了白耗电、太大了易受噪声干扰。分压点并一颗 0.1μF 电容到地，避免 LX 开关噪声从 REF 串进来把限流点抖得忽高忽低。

这里有一个必须提醒的边界：4×VMAXV 算出来的只是芯片侧的上限，真实 TEC 电压还受电源电压和占空比限制，取三者最小值。如果你的 TEC 额定电压是 5V 而电源只有 5V，那无论 MAXV 怎么设都到不了 5V，因为半桥的输出能力摆在那儿。

3.4 ITEC 监测脚：把电流送进 ADC 的两种算法

ITEC（13 脚）是电流监测输出，公式是：

VITEC = 1.50V + (VOS1 - VCS) × 8

代入限流点的差分 150mV，监测脚输出峰值是 1.50 + 1.20 = 2.70V。这个数字很重要——它决定了你的 ADC 量程至少要覆盖到 2.7V，如果 ADC 参考是 2.5V，满流时读数会削顶，看起来像“电流上不去”。

换算电流有两条路。第一条是直接反解：I = (VITEC - 1.50) / (8 × RSENSE)，好处是不依赖 CTLI，坏处是零点误差被 8 倍放大，需要软件校准。第二条是用限流点做比例换算：I = (VITEC - 1.50) / 1.20 × I_limit，好处是标定简单，坏处是精度受限于限流点的准确度。

我一般两条都用：上电时用第一条算绝对值做校准，运行中用第二条做快速换算，两者差值超过 5% 就报警。另外监测脚的输出阻抗不低，进 ADC 前加一级电压跟随器，别直接挂在采样保持电容上。

4. 开关频率与环路补偿：FREQ、COMP 和电感选型

电流环能跑起来是一回事，跑得稳不稳是另一回事。这一章三个主角：FREQ 定节奏，COMP 定阻尼，电感定纹波。三者是耦合的，改任何一个另外两个都要复核。

4.1 500kHz 还是 1MHz：FREQ 脚的两个档位怎么选

资料对 FREQ（12 脚）的描述只有一句：高电平 1MHz，低电平 500kHz。但这一个二选一背后是整板设计的取舍。

500kHz 的优势是开关损耗低、效率高，同样感值下纹波电流小一点，对 PCB 布线的容差更大。劣势是需要的电感体积大，动态响应慢半拍。

1MHz 的优势是电感可以做小、环路带宽可以推高，对温度环这种慢速外环来说响应更利索。劣势是开关损耗上去，LX 节点的 dv/dt 更凶，EMI 更难压。

TEC 本身是个大热容负载，温度时间常数通常在秒级，所以电流环带宽做到几十 kHz 就绰绰有余。我一般从 500kHz 起步，只有在电感实在放不下、或者输出电容被迫做得很小时才切 1MHz。

必须强调：FREQ 脚不要悬空。悬空意味着电平不确定，可能时好时坏，这种故障最难查——同一块板子上电十次有两次异常，你会怀疑人生。做法是用一个 10kΩ 电阻硬接到 VDD 或 GND，明确选一个档，同时在丝印上标注出来。

4.2 COMP 的 0.01μF 只是起点：环路补偿怎么微调

COMP（25 脚）是电流控制环的补偿点，资料给的建议是“大多数设计从 COMP 到 GND 接 0.01μF”。这句话的措辞值得琢磨——“大多数设计”意味着这是个起点，不是终点。

0.01μF 对应的是一阶低通，它把误差放大器的增益在某个频率之后压下去，牺牲带宽换稳定。如果你的 TEC 是大电流低阻型，电流环本身增益高，0.01μF 通常够；如果是小电流高阻型，可能会看到电流波形上有低频包络抖动，这时候要加大到 0.022μF 甚至 0.047μF。

反过来，如果发现电流建立时间太长、阶跃响应爬得很慢，说明补偿过头了，可以减到 0.0047μF。调这个参数的正确姿势是用电子负载做电流阶跃，看 ITEC 监测脚上的波形：过冲大就加电容，爬升慢就减电容，目标是 10% 以内的过冲加一个单调上升沿。

有个坑要单独说：COMP 脚的电容必须是低泄漏的陶瓷或薄膜，别用电解电容。电解的等效串联电阻（ESR）会引入一个零点，把补偿特性整个改掉，你按 0.01μF 算出来的波特图跟实际完全对不上，越调越乱。

4.3 电感与输入输出电容的估算

电感的取值按纹波电流倒推。半桥的纹波公式是：

ΔI = (V_LX × (1 - D)) / (L × f)

其中 V_LX 是开关节点电压、D 是占空比。TEC 双向工作，占空比在 0 到 1 之间大幅摆动，最恶劣的情况出现在 D = 0.5 附近。取 f = 500kHz、V_LX 按电源电压估算，希望纹波控制在额定电流的 20%～40%，就能解出 L 的下限。

举个实数：电源 5V、目标纹波 0.6A、D=0.5，则 L = (5 × 0.5) / (0.6 × 500000) ≈ 8.3μH。实际选型往上取一档，用 10μH 的屏蔽功率电感，饱和电流要留到额定电流的 1.5 倍以上，因为双向工作时电流会过零，饱和特性差一点就容易在换向瞬间掉感量。

输入电容按每安培 20μF 起步铺，用陶瓷并联，别只用一颗大电解——电解的 ESL 在 500kHz 上基本没作用。输出电容（也就是 TEC 两端）建议 10～47μF 陶瓷，主要作用是压住换向时的电压尖峰，同时给电流环提供一个低阻通路。

4.4 REF 与 CTLI 的基准链：1μF 旁路不是可选项

REF（4 脚）是 1.50V 基准输出，资料要求“用 1μF 陶瓷电容旁路到 GND”。这条要求被跳过的概率很高，因为它看起来只是个“建议”。

实际情况是：REF 同时给 CTLI 的中点、MAXIP/MAXIN 的限流阈值、MAXV 的分压网络供电。这条基准链上任何一个环节被开关噪声污染，都会直接体现在限流点的抖动和电流读数的漂移上。1μF 电容的作用是把 REF 的输出阻抗在开关频率附近压下去。

布局上，这颗电容要贴着 REF 和 GND 引脚放，回流路径越短越好，中间不要打孔换层。同一片区域不要再走 LX 或 PVDD 的线，哪怕绕远一点也值得。

5. 调试台上的五个坑：从现象倒推到引脚

接线图照着画完、参数算完，接下来才是真正的考验。下面这五条是我在不同板子上反复遇到的，按“现象—原因—解决”记下来，省得下次再走一遍。

5.1 上电 LX 就发烫、电流完全不受控

现象：一上电还没给 CTLI 电压，LX 节点就开始发热，ITEC 输出直接顶到 2.7V 附近，TEC 两端有直流电流。

原因：八成是 PVDD 和 VDD 没有同电位连接，或者某一组 PVDD 引脚漏接了。引脚表要求所有 PVDD 在 VDD 电源层连一起，少连一个就会让内部驱动级供电不平衡，半桥一侧常通。另一个可能是 LX1/LX2 里有引脚虚焊，导致并联的几路电流分配严重不均。

解决：断电后用万用表二极管档量每个 PVDD 引脚到 VDD 铜皮的通断，逐个确认；再量每对 LX 引脚之间的通断，并联的引脚之间应该是接近 0Ω。这两个检查做完再上电，比直接上电赌运气便宜得多。

5.2 温度稳不住，来回振荡

现象：设定 25℃，实测在 23℃ 到 27℃ 之间规律摆动，周期几十秒，ITEC 波形上能看到明显的方法包络。

原因：这是电流环和温度外环打架。常见诱因有三个：COMP 补偿电容偏小导致电流环相位裕度不足；CTLI 的 RC 滤波截止频率太低，把电流环的响应拖慢；温度环的 PID 积分时间设得比电流环的建立时间还短。

解决：先把温度环断开，只跑电流环，用电子负载做阶跃，确认电流阶跃的过冲在 10% 以内；再逐级接上温度环，把 PID 的积分时间从大到小试。我一般的顺序是把电流环的带宽做到温度环的 10 倍以上，这样两个环不会互相激励。

5.3 REF 电压塌陷、电流读数漂移

现象：空载时 REF 量到 1.50V，一加载就掉到 1.45V 以下，ITEC 读数跟着往下飘，限流点也随之下移。

原因：REF 的 1μF 旁路电容漏焊、焊成了 1nF、或者用了高 ESR 的电容。另外 MAXV 的分压电阻选得太小（比如 1kΩ 级别），会从 REF 上抽走毫安级电流，把基准拉塌。

解决：先量 REF 到 GND 的电容实际容值，再算分压网络的电流。分压电阻总阻值建议不低于 10kΩ，且分压点并 0.1μF 到地。改完之后重新校准一次零电流中点，因为 REF 变了，1.50V 的参考也跟着变。

5.4 SHDN 悬空导致时好时坏

现象：同一块板子上电，有时正常有时完全没输出，拍一下又好了。

原因：SHDN（17 脚）是低电平有效的关断控制，悬空时电平不确定，可能被漏电流拉到阈值附近来回跳。

解决：加一个 10kΩ 上拉到 VDD，保证默认是工作态；如果系统里有主控，用推挽输出直接驱动，不要用开漏加下拉的懒办法。上拉电阻要挨着引脚放，别让长线把噪声引进来。

5.5 EP 虚焊：热性能断崖式下跌

现象：小电流下一切正常，跑到额定电流的一半以上，芯片表面温度飙升，几分钟后进热保护，电流自己往下掉。

原因：EP（裸露焊盘）内部连到 GND，是主要的散热通路。手工焊时如果焊盘上锡不足、或者底下有气泡，热阻会翻好几倍。资料里明确写了“接到大面积地平面上以最大化散热性能”，这句话不是客套。

解决：回流焊优先，手工焊的话焊盘上开几个过孔直接连到内层地平面，钢网开孔按 60% 左右的覆盖率，避免大面积气泡。调试时可以先用热像仪看一眼芯片表面温度分布，如果热量集中在引脚而不是焊盘，基本就是 EP 没焊好。

6. 从“能出电流”到“能出数据”：一套可复现的验证顺序

板子焊完、参数算完，接下来最忌讳的做法是直接接上 TEC 就调温度。正确的顺序是把系统拆成四级，逐级验证，每一级都有明确的通过标准，过不了就不往下走。

第一级，静态检查。断电状态下量三个值：所有 PVDD 到 VDD 的通断、所有 PGND 到功率地平面的通断、REF 到 GND 的电容容值。RREF 分压网络的电流也要算一遍，确保不超过 0.2mA。这一级不通过，后面全是白费。

第二级，空载上电。不接 TEC，只给 VDD，量 REF = 1.50V ± 1%、ITEC = 1.50V ± 20mV、LX 无输出。此时给 CTLI 从 0.5V 扫到 2.5V，ITEC 应该跟着线性变化，用示波器看应该是干净的直流，纹波小于 50mV。

第三级，假负载限流验证。用大功率电阻代替 TEC，逐步加大 CTLI 偏移，记录 ITEC 开始削顶的那个点，跟 150mV/RSENSE 的理论值对照，偏差应该在 ±5% 以内。这一级是验证限流环是否真的在工作，比看波形更可靠。

第四级，接真 TEC 做闭环。先只做单向制冷，确认温度能稳定在设定点 ±0.1℃ 以内，再切到双向，观察换向瞬间的电流过冲。换向是整套系统压力最大的时刻，电流方向反转、占空比从极小跳到极大，任何补偿不足都会在这里暴露。

这里有个我吃过亏的细节：第三级验证一定要用纯电阻，不要用 TEC。TEC 是容性加热电耦合的复合负载，换向时的电流波形会掩盖限流环的真实行为，你会误以为限流很干净，实际是负载把尖峰吃掉了。

最后一件事是参数固化。把这一版验证过的 RSENSE 实测值、REF 实测值、VMAXV 分压比、COMP 电容值和 FREQ 档位写进工程记录，每一条都注明测试条件和日期。从那以后我每次改板，哪怕只是换了一颗电容的封装，都强制把这四级验证走一遍，不再凭“这次跟上次一样”拍脑袋。希望帮到你。

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