1. 为什么工业现场的非隔离SPI总在关键时刻掉链子

做过工业数据采集或者嵌入式设备的朋友，大概率都遇到过这样的场景：实验室里跑得好好的SPI通信，一到现场就时不时丢包、误码，甚至直接把主控芯片的IO口打坏。你拿示波器去抓波形，发现时钟沿上叠着一堆振铃和毛刺，片选信号在电机启停的瞬间被拉出一个几十伏的尖峰。这时候你才意识到，问题根本不在SPI协议本身，而在于两个系统之间存在地电位差，或者现场有强电磁干扰通过通信线耦合进来。

SPI是一种非常朴素的同步串行总线，四根线——SCLK、MOSI、MISO、CS，全双工、高速、协议简单，几乎每颗MCU都标配。但它的致命弱点也恰恰在于“朴素”：它是单端信号，所有电平都以本地地为参考。一旦主从设备分属不同的供电域，或者通信线要拉出几十厘米甚至几米，地环路和共模干扰就会直接把逻辑电平淹没。工业现场里变频器、继电器、接触器这些感性负载每天都在制造剧烈的电压跳变，非隔离的SPI链路在这种环境下基本等于裸奔。

所以，当项目要求把SPI通信链路做到“隔离”时，本质上要解决三个问题：第一，切断两个系统之间的电气连接，消除地环路；第二，让信号在隔离栅两侧正确传递，不因为电平参考不同而误判；第三，在保证信号完整性的前提下，尽量不牺牲SPI的速率。这三个问题听起来简单，但真正落到选型和PCB布局上，坑一个接一个。

我这次用的方案是MAX14431BAEE+作为数字隔离器，搭配PIC18F85J50这款8位MCU做主控。选这两个器件的理由后面会详细拆，先给结论：MAX14431BAEE+是一颗四通道数字隔离器，支持最高25Mbps的数据速率，传播延迟低，通道方向配置灵活，正好覆盖SPI的四根信号线；PIC18F85J50则是Microchip经典的高性能8位MCU，自带硬件SPI模块（MSSP），3.3V供电，外设资源丰富，在工业嵌入式领域有大量成熟应用。两者搭配，能搭出一条干净、可靠、可复现的隔离SPI链路。

这篇文章面向的是正在做工业嵌入式开发、需要处理跨域通信的硬件和固件工程师。不管你是第一次接触数字隔离器，还是已经用过光耦但被速率和功耗折磨过，下面的内容应该都能帮你少走一些弯路。我会从隔离方案的选择逻辑讲起，然后拆解MAX14431BAEE+的关键参数和SPI通道映射，接着给出PIC18F85J50侧的硬件SPI配置细节，再重点讲PCB布局和实测中遇到的信号完整性问题，最后分享几个我在调试过程中踩过的坑和验证方法。

2. 数字隔离器、光耦还是电容耦合：隔离SPI的选型逻辑

2.1 光耦隔离SPI的速率天花板在哪里

很多人一提隔离，第一反应就是光耦。PC817、6N137这些器件便宜、好买、电路简单，教科书上也这么教。但光耦用在SPI上，问题非常明显。以常见的6N137为例，它的典型传播延迟在几十纳秒量级，但上升沿和下降沿的延迟不对称，而且随温度漂移。SPI是同步总线，时钟和数据之间的时序关系必须严格保持，光耦的延迟不对称会直接压缩建立时间和保持时间。速率稍微高一点，比如跑到1MHz以上，眼图就开始闭合。

更麻烦的是光耦的电流传输比（CTR）会随时间和温度衰减。你今天调好的限流电阻，跑了一年之后CTR掉了一半，通信就开始间歇性失败。工业设备要求十年以上的生命周期，光耦的长期可靠性是个硬伤。另外，光耦是电流驱动器件，每路动辄需要5到15mA的驱动电流，四路SPI就是几十毫安，对低功耗设计很不友好。

所以光耦隔离SPI，适合的是低速、短距离、成本极度敏感的场景，比如几十kHz的开关量采集。一旦SPI速率超过500kHz，或者对时序一致性有要求，光耦就不是一个好选择。

2.2 电容耦合数字隔离器为什么更适合SPI

数字隔离器的主流技术路线有三种：光耦、电容耦合、变压器耦合。MAX14431BAEE+用的是电容耦合方案，这也是目前高速数字隔离器最常用的技术。它的基本原理是在隔离栅两侧各放一组电容，通过调制和解调的方式把数字信号“搬”过隔离栅。因为电容的充放电速度极快，这种方案能做到很高的数据速率和很低的传播延迟。

具体到MAX14431BAEE+，几个关键参数值得关注。数据速率最高25Mbps，对于SPI来说绰绰有余，哪怕你把PIC18F85J50的SPI时钟拉到10MHz也能轻松覆盖。传播延迟典型值在十几纳秒，通道间延迟偏差很小，这对保持SPI时序非常关键。共模瞬态抗扰度（CMTI）达到±50kV/µs以上，意味着即使隔离栅两侧的地电位在极短时间内发生剧烈跳变，器件也不会误翻转。这个指标在工业现场尤其重要，因为电机启停、继电器动作产生的共模干扰往往就是这种快速跳变。

另外，MAX14431BAEE+的供电范围是1.71V到5.5V，两侧可以独立供电。这一点对SPI隔离特别友好：主控侧PIC18F85J50是3.3V，从设备侧可能是5V或者别的电平，隔离器两侧各接各的电源，不需要额外的电平转换。通道方向配置上，MAX14431BAEE+提供多个型号变体，有不同方向组合，选型时要根据SPI的信号流向来确定。

2.3 SPI四根线的方向与隔离通道分配

SPI是全双工总线，四根线的方向需要仔细梳理。SCLK和MOSI是主设备输出、从设备输入，方向是从主到从；MISO是从设备输出、主设备输入，方向是从从到主；CS是主设备输出、从设备输入，方向也是从主到从。所以四根线里，三根是从主到从，一根是从从到主。

MAX14431BAEE+是四通道隔离器，通道方向可以配置。选型时要确认你拿到的型号是“3正1反”还是其他组合。如果方向搞反了，信号根本传不过去。我建议在原理图设计阶段就把每个通道的方向标注清楚，最好在PCB丝印上也体现出来，调试的时候能省很多事。

还有一个细节：CS信号虽然也是从主到从，但它的时序要求和SCLK、MOSI不太一样。CS的翻转频率低，但对时序的容忍度反而更小，因为CS的建立和保持时间直接决定了SPI事务能否正确启动和结束。如果隔离器的某一路延迟特别大，最好别分配给CS。MAX14431BAEE+各通道之间的延迟偏差很小，这一点不用太担心，但如果是用分立器件搭的隔离方案，就要特别注意。

提示：SPI隔离通道分配时，优先把延迟最小、一致性最好的通道留给SCLK和CS，这两根线的时序最敏感。MISO和MOSI相对宽容一些。

3. MAX14431BAEE+在SPI链路中的通道映射与供电细节

3.1 器件引脚与SPI信号的对应关系

MAX14431BAEE+采用16引脚SOIC封装，引脚布局上分为两侧：一侧是逻辑侧A，另一侧是逻辑侧B，中间是隔离栅。每侧各有四个通道的输入输出引脚，加上电源和地。具体到SPI应用，我通常这样分配：

注意通道4的方向是反的，A侧是输出，B侧是输入。这个分配方式的前提是你选的型号支持“3正1反”的方向配置。如果手头的型号方向不对，可以通过软件SPI来适配，但那样会牺牲速率，不推荐。

供电方面，A侧接PIC18F85J50的3.3V电源域，B侧接从设备侧的电源域。两侧的地必须分别连接到各自系统的地平面，千万不能把两侧的地直接连在一起，否则隔离就失去意义了。这一点在原理图评审时一定要重点检查，我见过不止一个项目因为隔离器两侧地不小心连到一起，导致整个隔离方案形同虚设。

3.2 去耦电容与电源域划分的实操要点

数字隔离器的电源去耦非常关键。MAX14431BAEE+在两侧各需要一个0.1µF的陶瓷电容，尽量靠近电源引脚放置，走线要短而粗。如果电源噪声比较大，可以再并联一个1µF的电容。去耦电容的地要直接打到对应的地平面，不要通过过孔绕远路。

电源域划分上，A侧和B侧必须使用独立的LDO或者DC-DC供电。有些设计为了省成本，用同一个电源通过磁珠或者电感“隔离”一下就给两侧供电，这种做法在低速场合可能勉强能用，但在SPI这种高速信号下，电源上的噪声会直接耦合到信号通道，导致误码。我的建议是老老实实做两路独立电源，如果成本压力大，至少也要用隔离型DC-DC模块，确保两侧电源没有直接的电气连接。

还有一个容易被忽略的点：隔离器的电源上电顺序。如果A侧先上电、B侧后上电，在上电过程中隔离器的输出可能处于不确定状态，如果这时候从设备的CS引脚被误触发，可能会产生意外的SPI事务。解决办法是在CS线上加一个上拉电阻，确保在上电期间CS保持高电平。PIC18F85J50的IO在上电复位后默认是输入状态，CS线需要外部上拉到B侧电源，这样从设备在上电期间不会误响应。

3.3 速率与传播延迟的实测数据

我在实验室用示波器实测了MAX14431BAEE+在SPI链路中的表现。测试条件：PIC18F85J50的SPI时钟设为5MHz，隔离器A侧3.3V、B侧3.3V，室温25°C。用差分探头分别抓取A侧输入和B侧输出，测量传播延迟。

实测下来，SCLK通道的传播延迟在12ns到15ns之间，MOSI和CS通道类似，MISO通道因为方向相反，延迟也在同一量级。通道间的延迟偏差小于2ns，这个一致性对SPI时序非常友好。在5MHz时钟下，一个时钟周期是200ns，15ns的延迟只占7.5%，建立时间和保持时间都有充足的余量。

把时钟拉到10MHz再测，周期变成100ns，延迟占比上升到15%，但SPI的时序仍然满足。PIC18F85J50的SPI模块在10MHz下工作正常，隔离器也没有出现误码。不过要注意，10MHz时PCB走线的影响开始显现，如果隔离器离MCU太远，走线延迟和反射会叠加进来，所以布局上要尽量紧凑。

注意：传播延迟的实测值会随温度变化，工业级应用要在高低温箱里验证。MAX14431BAEE+的 datasheet 给出的延迟范围覆盖了工业温度区间，但实际PCB的走线延迟也会随温度略有变化，整体余量要留够。

4. PIC18F85J50硬件SPI模块的配置与固件实现

4.1 MSSP模块的寄存器配置流程

PIC18F85J50的SPI功能由MSSP（Master Synchronous Serial Port）模块实现。配置硬件SPI，核心是几个寄存器：SSPCON1、SSPCON2、SSPSTAT、SSPADD。下面是我在实际项目中用的初始化流程，以SPI主模式、时钟5MHz、时钟极性CKP=0、采样相位CKE=0为例。

// PIC18F85J50 硬件SPI初始化，主模式，5MHz // 假设系统时钟Fosc = 40MHz，SPI时钟 = Fosc / (4 * (SSPADD + 1)) // 5MHz = 40MHz / (4 * (SSPADD + 1)) => SSPADD = 1 SSPSTAT = 0x00; // 清除状态寄存器 SSPCON1 = 0x00; // 复位MSSP模块 SSPADD = 0x01; // 设置SPI时钟为5MHz SSPCON1bits.SSPM = 0b0000; // SPI主模式，时钟 = Fosc/4 SSPCON1bits.CKP = 0; // 空闲时SCLK为低电平 SSPSTATbits.CKE = 0; // 数据在SCLK上升沿采样 SSPCON1bits.SSPEN = 1; // 使能MSSP模块 // 配置SPI引脚方向 TRISCbits.TRISC3 = 0; // SCK输出 TRISCbits.TRISC5 = 0; // SDO输出 TRISCbits.TRISC4 = 1; // SDI输入 // CS引脚用普通IO控制 TRISBbits.TRISB2 = 0; // CS输出 LATBbits.LATB2 = 1; // CS默认高电平

这里有几个细节需要展开。SSPM设置为0b0000时，SPI时钟是Fosc/4，再通过SSPADD分频。PIC18F85J50的SPI时钟计算公式是Fosc / (4 * (SSPADD + 1))，所以SSPADD=1时得到5MHz。如果你需要其他速率，按这个公式反推即可。CKP和CKE的组合决定了SPI模式，CKP=0、CKE=0对应模式0，这是最常用的配置，大多数SPI从设备都支持。

CS引脚我没有用硬件SPI模块的SS功能，而是用普通IO手动控制。原因有两个：第一，PIC18F85J50的硬件SS在从模式下才有意义，主模式下SS可以作为普通IO；第二，手动控制CS能更灵活地插入延时，适应不同从设备的时序要求。手动控制CS的代码很简单，发送数据前拉低，发送完成后拉高。

4.2 字节收发函数的实现与阻塞处理

PIC18F85J50的SPI收发是同一个寄存器SSPBUF。写数据到SSPBUF启动发送，同时接收数据也会进入SSPBUF。所以收发函数要这样写：

unsigned char SPI_ExchangeByte(unsigned char txData) { unsigned char rxData; SSPBUF = txData; // 写入发送数据 while (!PIR1bits.SSPIF); // 等待发送完成 rxData = SSPBUF; // 读取接收数据 PIR1bits.SSPIF = 0; // 清除中断标志 return rxData; }

这个函数是阻塞式的，在等待SSPIF标志时会一直循环。在5MHz时钟下，一个字节8位，传输时间约1.6µs，阻塞时间很短，对大多数应用没问题。但如果你的系统对实时性要求很高，可以考虑用中断方式，在SSPIF中断里处理数据。不过SPI是全双工同步总线，中断方式反而会增加复杂度，除非你要做DMA式的连续传输，否则阻塞式足够用。

CS控制的完整事务函数：

void SPI_Transaction(unsigned char *txBuf, unsigned char *rxBuf, unsigned char len) { unsigned char i; LATBbits.LATB2 = 0; // CS拉低，启动事务 for (i = 0; i < len; i++) { rxBuf[i] = SPI_ExchangeByte(txBuf[i]); } LATBbits.LATB2 = 1; // CS拉高，结束事务 }

这里要注意CS拉低和第一个SCLK沿之间的时间。有些从设备要求CS建立时间至少几十纳秒，PIC18F85J50的IO翻转速度很快，但如果你在CS拉低后立即写SSPBUF，中间可能只有几个指令周期。保险起见，可以在CS拉低后加一个短延时，比如几个NOP。具体加多少要看从设备的datasheet。

4.3 隔离器延迟对SPI时序的补偿思路

隔离器引入的传播延迟会叠加到SPI时序上。对于主设备来说，SCLK和MOSI经过隔离器后到达从设备，延迟基本一致，所以从设备看到的SCLK和MOSI之间的相对时序关系没有变化。但MISO从从设备返回主设备时，也经过隔离器，延迟会叠加在MISO上。主设备在SCLK沿采样MISO时，如果MISO的延迟太大，可能导致采样到旧数据。

在模式0下，主设备在SCLK上升沿采样MISO。从设备在SCLK下降沿输出MISO，经过隔离器延迟后到达主设备。如果隔离器延迟加上从设备输出延迟小于半个SCLK周期，主设备就能在上升沿采到有效数据。5MHz时半周期是100ns，隔离器延迟15ns，从设备输出延迟通常也在几十纳秒以内，余量充足。但如果时钟拉到10MHz，半周期只有50ns，就要仔细核算了。

我的做法是在固件里留一个可配置的延时补偿，如果实测发现MISO采样不稳定，可以在SCLK下降沿之后、上升沿之前插入几个NOP来调整采样点。不过PIC18F85J50的硬件SPI采样点是固定的，软件补偿只能通过降低时钟速率或者改用软件SPI来实现。所以选型阶段就要把隔离器延迟和SPI速率的匹配算清楚，别等到调试时才发现速率上不去。

5. PCB布局中隔离栅两侧的地平面与走线处理

5.1 隔离栅的物理分割与爬电距离

MAX14431BAEE+的SOIC封装在引脚之间有明显的隔离栅区域，PCB布局时要在器件下方把地平面分割开。A侧的地平面和B侧的地平面必须完全独立，中间留出足够的间隙。这个间隙的大小取决于你的安规要求，一般工业应用要求爬电距离至少4mm，如果工作电压更高，还要加大。

分割地平面的时候，注意不要让任何走线跨越隔离栅。SPI信号线从A侧走到B侧，必须经过隔离器的引脚，不能从器件下方或者旁边绕过去。我见过一个设计，为了走线方便，把MISO线从隔离器旁边绕了一下，结果隔离效果大打折扣，共模干扰直接通过走线耦合过去了。

隔离栅下方的PCB区域最好不要铺铜，保持干净。如果实在要铺，也只能铺某一侧的地，不能两侧都铺。另外，隔离器两侧的电源走线也要分开，不要并行走太长，避免通过寄生电容耦合噪声。

5.2 SPI信号线的阻抗控制与串扰抑制

SPI信号在5MHz到10MHz时，走线长度如果超过几厘米，就要考虑传输线效应了。虽然SPI不是射频信号，但快速边沿包含丰富的高频分量，走线阻抗不连续会导致反射和振铃。我的做法是：SPI信号线尽量短，走线宽度保持一致，参考平面完整。如果走线必须换层，在过孔附近加回流地过孔，减少回流路径的不连续性。

串扰方面，SCLK是周期信号，边沿最陡，最容易耦合到相邻的MISO和MOSI上。布局时SCLK和MISO之间尽量拉开距离，或者中间走一根地线做隔离。如果PCB空间紧张，至少保证SCLK和MISO不在同一层相邻走线。我通常把SCLK走在内层，上下都有地平面屏蔽，MISO和MOSI走外层，这样能有效降低串扰。

还有一个细节：隔离器两侧的走线不要平行走太长。A侧的SCLK和B侧的SCLK虽然经过隔离器，但如果在PCB上平行走了一段，会通过寄生电容形成耦合，削弱隔离效果。正确的做法是让两侧走线尽量垂直交叉，或者保持足够距离。

5.3 实测波形中的振铃与解决方案

我在第一版PCB上抓波形时，发现SCLK在隔离器输出侧有明显的振铃，频率大概在100MHz左右，幅度超过0.5V。虽然逻辑电平还能正确识别，但振铃意味着有反射，长期可靠性存疑。排查下来，原因是隔离器输出到从设备的走线太长，大约8cm，而且没有端接电阻。

解决办法有两个：第一，缩短走线，把隔离器尽量靠近连接器或者从设备；第二，在隔离器输出侧串联一个22Ω到33Ω的电阻，做源端匹配。我选了33Ω，振铃幅度降到0.2V以内，波形干净了很多。这个电阻的值需要根据走线阻抗来调，走线阻抗高就选大一点，低就选小一点。33Ω是个比较通用的起点。

MISO线因为是從设备输出，方向相反，振铃问题类似。如果从设备的输出阻抗比较低，振铃会更明显。同样加串联电阻解决。注意电阻要放在隔离器输出侧，靠近隔离器引脚，不要放在从设备侧。

提示：串联匹配电阻的取值不是固定的，最好用示波器实测振铃幅度来调。如果手头没有示波器，33Ω是一个比较安全的默认值，大多数情况下都能改善波形。

6. 调试过程中遇到的三个典型问题与排查路径

6.1 通信间歇性失败：从电源纹波查到地环路

项目小批量试产时，有几台设备出现SPI通信间歇性失败，概率大概百分之几，重启后能恢复。这种问题最头疼，因为实验室里复现不出来。我先把故障设备的SPI波形抓下来，发现失败时SCLK上叠加了很大的低频噪声，频率大概几十kHz，幅度有几百毫伏。

顺着噪声频率查，发现开关电源的开关频率正好在这个范围。进一步测量隔离器两侧的电源纹波，A侧纹波正常，B侧纹波偏大。原来B侧的LDO选型时为了省成本，选了一颗PSRR（电源抑制比）比较低的型号，开关噪声通过LDO耦合到了隔离器B侧电源上，再通过隔离器的电源引脚耦合到信号通道。

换了一颗高PSRR的LDO后，问题解决。这个坑的教训是：隔离器两侧的电源质量同样重要，不要只关注A侧。B侧如果接的是现场电源，噪声环境可能更恶劣，LDO的PSRR和去耦电容都要留足余量。

6.2 MISO数据错位：隔离器延迟与采样点的博弈

另一台设备出现MISO数据错位，读回来的数据整体偏移了一位。用逻辑分析仪抓波形，发现MISO的跳变沿和SCLK的上升沿几乎重合，有时候MISO还没稳定，SCLK就采样了。测量隔离器延迟，发现这颗隔离器的MISO通道延迟比SCLK通道大了将近10ns，导致时序余量被吃掉。

这个问题的根源是通道间延迟偏差。虽然MAX14431BAEE+的通道间偏差很小，但不同批次的器件可能有细微差异，加上PCB走线长度不同，累积起来就影响了时序。解决办法是在PCB布局时让MISO通道的走线尽量短，减少走线延迟。另外，在固件里把SPI时钟从5MHz降到4MHz，增加时序余量，问题也消失了。如果必须跑5MHz，可以换一颗通道间偏差更小的隔离器型号。

6.3 上电瞬间的误触发：CS上拉与电源时序的配合

还有一批设备在上电瞬间偶尔会误触发从设备的SPI事务，导致从设备进入异常状态。排查发现，上电时B侧电源比A侧先建立，隔离器的B侧输出在A侧还没上电时处于不确定状态，CS引脚被拉低了一下，从设备误以为收到了片选信号。

解决方法是CS线在B侧加一个10kΩ上拉电阻到B侧电源，确保上电期间CS保持高电平。同时，在固件里让PIC18F85J50上电后先延时一段时间再初始化SPI，等两侧电源都稳定后再开始通信。这个延时大概100ms就够了，具体看电源的建立时间。

这个坑的教训是：隔离器的上电时序不能忽视，尤其是两侧电源不同步的时候。CS、SCLK这些控制线在上电期间的状态要明确，不能悬空或者不确定。

7. 隔离SPI链路的验证方法与长期可靠性考量

7.1 用逻辑分析仪和示波器做时序验证

隔离SPI链路调试完成后，必须做完整的时序验证。我通常用逻辑分析仪抓SPI的四根线，同时用示波器看隔离器两侧的波形。逻辑分析仪看协议层，确认数据正确；示波器看物理层，确认信号完整性。

验证项目包括：SCLK频率和占空比、CS建立和保持时间、MOSI和MISO的建立保持时间、隔离器传播延迟、通道间延迟偏差。这些参数在datasheet里都有标称值，但实际PCB上的表现会有差异，必须实测确认。特别是CS的建立时间，很多从设备对这个参数很敏感，如果隔离器延迟导致CS建立时间不够，通信就会失败。

我一般会在常温下测一遍，然后放到高低温箱里再测一遍。工业级应用要求-40°C到85°C，温度变化会影响隔离器的传播延迟和PCB的走线延迟。如果高温下时序余量不够，就要降速或者换器件。

7.2 共模干扰注入测试与隔离耐压验证

隔离器的共模瞬态抗扰度（CMTI）是个关键指标，但datasheet上的测试条件是理想化的，实际PCB上的表现可能不同。我做过一个简单的共模干扰注入测试：在隔离栅两侧的地之间加一个快速跳变的电压脉冲，用示波器看隔离器输出是否误翻转。

测试方法是用一个MOSFET或者专用的脉冲发生器，在两侧地之间产生一个上升时间几纳秒、幅度几百伏的脉冲。如果隔离器输出没有误翻转，说明CMTI足够。这个测试比较粗暴，但能有效筛选出布局或器件的问题。注意测试时不要超过隔离器的额定隔离电压，否则可能永久损坏器件。

隔离耐压验证一般用耐压测试仪，在两侧地之间加规定的交流或直流电压，持续一分钟，看漏电流是否超标。这个测试通常在安规认证时做，但自己验证一下也有必要，尤其是高压应用。

7.3 长期运行中的老化与温度漂移

数字隔离器不像光耦那样有CTR衰减问题，但长期运行中仍然有老化效应。电容耦合隔离器的隔离栅电容会随时间和温度略有变化，导致传播延迟漂移。虽然漂移量很小，但在高速SPI下可能累积成时序问题。

我的做法是在固件里留一个SPI速率可配置的接口，如果现场出现通信不稳定，可以远程降速。另外，在PCB上预留串联匹配电阻的位置，如果老化导致波形变差，可以通过调整电阻来补偿。这些措施看起来麻烦，但在工业现场，设备一旦安装就很难拆回来维修，预留这些余量能省很多事。

温度漂移方面，MAX14431BAEE+的datasheet给出了全温度范围的延迟特性，设计时按最坏情况算余量。如果余量不够，要么降速，要么选更高级别的器件。不要心存侥幸，工业现场的温度变化比实验室恶劣得多。

8. 几个让我印象深刻的实操心得

第一个心得是关于隔离器通道分配的。我一开始觉得四根线随便接就行，结果第一版把MISO和SCLK分配到了相邻通道，串扰比较明显。后来把SCLK和MISO隔开一个通道，串扰降了很多。虽然datasheet上说通道间串扰很小，但实际PCB上走线耦合的影响更大，通道分配时尽量把高速信号和敏感信号分开。

第二个心得是关于CS上拉的。我一开始只在A侧加了上拉，B侧没加，结果上电时偶尔误触发。后来B侧也加了10kΩ上拉，问题彻底解决。这个电阻成本几乎为零，但能避免很多莫名其妙的故障，强烈建议加上。

第三个心得是关于串联匹配电阻的。我一开始觉得SPI速率不高，没必要加，结果振铃导致EMI测试超标。加了33Ω电阻后，不仅波形干净了，EMI也顺利通过。这个电阻的位置很关键，一定要放在隔离器输出侧靠近引脚的地方，放在从设备侧效果会打折扣。

第四个心得是关于电源去耦的。我一开始只加了0.1µF，后来发现电源纹波偏大，又并联了1µF。再后来发现B侧电源噪声更大，换了一颗高PSRR的LDO。这一路下来，电源部分的成本增加了不少，但通信可靠性提升明显。隔离SPI链路的电源设计，值得多花点心思。

最后分享一个调试技巧：如果SPI通信不稳定，先把时钟降到最低（比如100kHz），确认基本通信正常，然后逐步提高时钟，观察什么时候开始出错。这个方法能快速定位是时序问题还是信号完整性问题。如果低速下正常、高速下出错，多半是时序余量不够或者信号完整性有问题；如果低速下也出错，那就是配置或者硬件连接的问题。这个排查思路我用了很多次，每次都能快速缩小问题范围。