简介：这份STM32F103RET6TR中文数据手册面向嵌入式开发工程师、高校学生及硬件选型人员，用于快速查阅基于ARM Cortex-M3内核的STM32F103xC/D/E系列微控制器的技术规格与编程参考。手册译文共87页，内容覆盖最高72MHz主频、256K至512K字节闪存与64K字节SRAM、FSMC外部存储扩展、LCD并行接口、时钟复位与电源管理、睡眠/停机/待机低功耗模式，以及3个12位ADC、2通道12位DAC、12通道DMA、多达112个快速I/O、11个定时器和13个通信接口等外设资源，并给出SWD/JTAG调试、CRC计算单元与96位芯片唯一代码说明。压缩包内为1个PDF文件，约3.66MB，便于随查随用。已有3697人学习，适合在方案选型、外设配置、原理图设计与嵌入式课程实验中作为中文速查资料，也可对照英文原版核对外设参数与电气特性。

1. 一份手册九个型号：stm32f103ret6 和 stm32f103zet6 共用同一份文档的秘密

第一次打开 stm32f103ret6 的中文数据手册，你会发现它的文件名是 STM32F103xCDE，页眉写着「参照 2009 年 3 月英文第 5 版」，翻到第五页却是一张同时列出 stm32f103zet6、STM32F103VE、STM32F103RC 等九个型号的表格。为什么会这样？原因在于这份 87 页的文档从一开始就不是为某一颗芯片写的，它描述的是一组「容量档 × 封装档」的组合：正文讲的是三档容量和三种封装之间所有型号的公共能力，真正的个体差异全部压缩进表 2 和引脚定义表。

这件事值得搞懂，因为嵌入式开发里大量的「手册上查不到」其实是查错了页。你在 64 脚型号的引脚表里找不到 FSMC 的信号，不是因为手册漏写，而是那一页属于 144 脚封装。选型、画原理图、写初始化代码，本质上都是在这些表上做减法；理解这套文档的组织方式和裁剪规则，你才知道该翻到哪一页。

2. 型号命名：从 STM32F103RET6 读出全部硬件约束

型号里的每个字段都是唯一确定的，而外设资源则是组合出来的。这份手册存在的意义，就是把这套组合规则写死。理解它，比记住任何一个参数都值钱。

2.1 把订货代码拆成字段

以 STM32F103RET6TR 为例，逐段拆开来看：

这张表最关键的一列不是「含义」，而是「决定什么」。R 决定了你只有 51 个 GPIO、没有 FSMC 的完整片选、ADC 输入只有 16 通道；E 决定了你落在 xC/xD/xE 这份文档的管辖范围里，而不是 x8/xB 中等容量那份；6 决定了你不能拿 -40℃~+105℃ 那组电气参数来验收。同一颗裸片，换一个字母就换一套验收标准，手册后半部分几十页电气特性表的适用范围，全靠这几个字母确定。

一个常见误解是把「RET6」当成一个不可分割的整体去记忆。实际排查问题时必须拆开：通信跑不通，先看 R 对应的引脚表里那对复用脚是不是被别的功能占了；Flash 写不进去，先看 E 对应的页大小和擦除粒度——大容量产品的页大小与小容量产品不同，按旧经验写擦除代码会翻车。血泪经验通常就来自这种档位混淆：代码在 128K 的板子上跑得好好的，换到 512K 的板子上擦除逻辑就崩了，因为页大小变了。

2.2 三档容量族：文档分层背后的资源边界

手册明确把整个系列切成三档：小容量（16K/32K 闪存、6K/10K RAM）、中等容量（64K/128K、20K RAM）、大容量（256K/384K/512K、48K/64K RAM）。这份文档只管第三档。分层的依据不是闪存大小本身，而是外设集合的跃迁——大容量档多出了 SDIO、FSMC、I2S 和 DAC 这四个中等容量完全没有的模块，还多了 UART4/UART5 和 TIM5/TIM6/TIM7。

具体的交叉关系是这样铺开的：

看这张表要抓两件事。第一，SRAM 只跟容量档走，跟封装无关：256K 闪存的型号无论多少脚，都只有 48K RAM。这意味着你在 64 脚和 144 脚上跑的同一份固件，堆栈余量是一样的，别因为封装变大就以为内存也变大。第二，ADC 通道数只跟封装走：144 脚才有 21 通道，100 脚及以下都是 16 通道。三路 ADC 是共用的，多出来的 5 个通道来自额外引出的模拟引脚，而不是多了一组转换器。

手册反复强调「脚对脚兼容、软件兼容」，这句话的真实含义是：小容量、中等容量、大容量产品之间可以直接替换，同一块 PCB 焊不同型号也能开机。所以升级路径是存在的——先用 256K 版本验证功能，量产时换成 512K 版本扩功能，PCB 不用改。但「兼容」不等于「等价」，代码里对 Flash 页大小、RAM 边界、外设数量的假设必须显式参数化，否则换型号就是一次隐性重构。

2.3 封装裁剪：100 脚为什么拿不到完整的 FSMC

表 2 的脚注里有全篇最容易被跳过、也最容易出问题的一句话：对于 100 脚封装，只有 FSMC 的 Bank1 和 Bank2 可用，Bank1 只能用 NE1 片选，Bank2 只能接一片 8 位或 16 位 NAND，而且因为没有端口 G，FSMC 的中断功能用不了。

这条注释背后是一整套引脚复用资源的分配逻辑。144 脚才能同时引出端口 F 和端口 G，而 FSMC 的地址线、数据线、片选、读写控制加起来动辄三四十根，100 脚封装根本排不下，只能砍到只剩一组 NE1。所以如果你的方案是「外扩 NOR Flash + LCD 并口 + NAND」三件套，100 脚从物理上就不成立，不是配置问题。

同样的裁剪发生在别处：64 脚没有 FSMC 也没有端口 F/G，但依然保留了 USB、CAN、SDIO 和全部三个 SPI。这意味着在 64 脚上做 USB 转 CAN 这类桥接是可行的，代价是 GPIO 只剩 51 个，除去调试口、晶振、BOOT 引脚和 USB 差分对，真正能自由支配的不到 40 个。做引脚规划时我一般先画一张「必须独占」的清单——SWD 两根、HSE 两根、USB 两根、BOOT0 一根——再从剩下的里分配，最后才轮到那些可以分时复用的。

3. 存储映像：0x08000000 开头的地址是怎么变成指令的

Cortex-M3 的地址空间是固定映射的，没有 MMU，没有页表，一切靠硬件解码。这份手册第四章只有一页，却是整份文档里信息密度最高的一页——它规定了你能访问什么、不能访问什么，以及为什么访问空地址会直接进 HardFault。

3.1 四个区域与总线分工

内核引出的总线把 4GB 空间切成几块固定区域：

真实 Flash 固定在 0x0800_0000 起始，最大到 0x0807_FFFF（512K）。但复位后取向量表的位置是 0x0000_0000，这就需要一个别名机制把 0x0000_0000 指向 0x0800_0000。手册里自举模式那一小节讲的就是这个映射关系，它决定了芯片上电后第一条指令从哪里取。

这里有个反直觉的点：0x0000_0000 这个地址读到的内容，可能不是 Flash。它取决于 BOOT 引脚的采样结果。很多人在调试时发现「程序明明烧进去了却不跑」，或者「用调试器能看到 Flash 里是对的，芯片就是不启动」，答案往往在这一页。

3.2 FSMC：把外部器件映射成一段地址

FSMC 是整个大容量产品里最能体现「存储器即地址」这个设计思路的模块。它不下命令、不组包，只做一件事：把 CPU 对某段地址的读写，翻译成外部总线上的一组时序信号。你写*(volatile uint16_t*)0x60000000 = 0x1234，硬件自动拉低 NE1、输出地址、拉低 NWE、把数据放到 D0-D15 上、再拉高——整个过程在几个 HCLK 内完成，CPU 感觉不到差别。

手册给出的 Bank 划分是：Bank1 覆盖 0x6000_0000 起，4 个片选 NE1-NE4，每个 64MB；Bank2 是 NAND 控制器；Bank3/4 是 PC 卡。每个 Bank 内部还能再切成 4 个子区，各自配置独立的读写建立时间、保持时间、数据宽度。这套「按地址区间配时序」的模型意味着：你可以在同一组数据线上挂一颗慢速的 NOR 和一颗快速的 SRAM，只要它们在不同片选上，时序参数各配各的，互不干扰。

代价是地址空间被硬性切分。Bank1 的四个 64MB 区间是死的，你不能把 NE1 挪到别的地址，也不能让两个片选共享一段区间。设计外扩方案时必须先算地址预算：LCD 占掉 NE1 的一部分，NOR 占掉 NE2，还剩多少给别的。这一步做错，后面改硬件。

3.3 自举模式：BOOT0/BOOT1 决定的第一条指令

三个自举源对应三种启动路径：

• BOOT0=0：从主闪存启动，0x0000_0000 别名到 0x0800_0000。这是正常量产模式。
• BOOT0=1、BOOT1=0：从系统存储器启动。系统存储器是厂商预置的一段只读区，里面是串口或 USB 的引导程序，用于出厂烧录或救砖。
• BOOT0=1、BOOT1=1：从内嵌 SRAM 启动，0x0000_0000 别名到 0x2000_0000。这是调试用的，掉电即失。

理解这套机制的实际价值在「回滚」上。当你把 SWD 引脚复用成普通 GPIO 并且上电就立刻切换，调试器就再也连不上了——这是新手最常见的翻车场景之一。这时候唯一的方法就是把 BOOT0 拉高、BOOT1 拉低，让芯片进系统存储器启动，此时不看用户 Flash，调试器可以从这个状态接管并擦除。手册里没写「怎么救砖」，但自举模式的这一小节就给出了方法：前提是你知道它存在并提前留好了跳线或测试点。

/* 复位后，硬件根据 BOOT 引脚采样结果配置别名区的映射 */ /* 用户代码中可通过读取 SCB->VTOR 确认当前向量表基址 */ volatile uint32_t *vtor = (volatile uint32_t *)0xE000ED08; /* 典型场景：从系统存储器启动后，需要重映射到 Flash 前先改 VTOR */ /* 否则中断向量仍指向旧基址，跳转后第一次中断就会跑飞 */

这段代码说明的重映射不是「设置一下就好」，向量表偏移寄存器和物理别名是两套机制：前者由软件写，告诉内核异常入口在哪；后者由 BOOT 引脚在复位时锁存，软件改不了（除了通过 SYSCFG 的 MEM_MODE 位，大容量产品支持运行时重映射，但要先使能对应时钟）。两者不一致时，最典型的现象是程序能跑主循环，但一进中断就进 HardFault。

4. 时钟树：72MHz 不是配出来的，是被约束出来的

时钟系统是整份数据手册里约束最密集的部分。表面上是一棵可以自由分频倍频的树，实际上每一根分支都有上下限，而这些限制来自模拟电路和总线协议的物理特性，不是软件能绕开的。

4.1 PLL 链路与 48MHz 这条约束

系统时钟的三个来源：内部 8MHz RC（HSI）、外部 4-16MHz 晶振（HSE）、PLL 输出。PLL 的输入可以是 HSI/2 或 HSE（可先分频），倍频系数 2-16，输出上限 72MHz。看起来自由度很大，但真正的约束来自 USB。

USB 2.0 全速要求 48MHz ±0.25% 的时钟。手册里 USB 那一节会明确写：PLL 必须配置成 48MHz 或 72MHz 输出，且 72MHz 时通过 USB 预分频器（÷1.5）得到 48MHz。48MHz × 1.5 = 72MHz，这意味着只要用 USB，系统时钟就被固定在 72MHz 这一档。如果你为了降功耗把主频配成 56MHz，USB 直接不工作，而且不会有任何报错——它只是枚举失败，你会以为是驱动问题。

同样被这条链约束的还有 RTC。RTC 的时钟源可以是 LSE（32.768kHz 晶振）、LSI（内部 40kHz RC）或 HSE/128。选择 LSI 可以省掉一颗晶振，代价是精度差一个数量级，日误差可能到分钟级。手册把 LSI 标为「经出厂调校的 40kHz」，这个「调校」是在特定温度和电压下做的，全温区漂移手册里单独列出，做长时间计时必须核对那一页的曲线。

4.2 总线分频与定时器翻倍规则

时钟树分出三条主总线：AHB 最高 72MHz，APB2 最高 72MHz，APB1 最高 36MHz。APB1 挂着 I2C、USART2-5、SPI2/3、CAN、USB、DAC 以及 TIM2-7。

规则里最容易被忽略的是定时器时钟的翻倍机制：当 APB 预分频系数不为 1 时，挂在该总线上的定时器时钟会自动 ×2。也就是说 APB1 分频 2 得到 36MHz 的 PCLK1，但 TIM2-7 拿到的是 72MHz。这个设计的目的是让定时器在低速总线上依然能保持高分辨率，但它导致一个经典错误：用 PCLK1 的 36MHz 去算定时器周期，算出来的时间是实际值的两倍。血泪经验是——凡是算定时器，先确认自己用的是 PCLK 还是 TIMxCLK，这两个值不是一回事。

/* 72MHz 标准配置：HSE 8MHz -> PLL x9 */ /* AHB = 72MHz, APB1 = 36MHz, APB2 = 72MHz */ /* 注意：APB1 分频系数 = 2，TIM2~TIM7 实际时钟 = 72MHz */ RCC->CFGR &= ~(RCC_CFGR_PLLMULL | RCC_CFGR_PLLSRC | RCC_CFGR_PPRE1 | RCC_CFGR_PPRE2 | RCC_CFGR_HPRE); RCC->CFGR |= RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL9; /* PLL = 8MHz x9 */ RCC->CFGR |= RCC_CFGR_PPRE1_DIV2; /* APB1 = 36MHz */ /* APB2 不分频，保持 72MHz；AHB 不分频 */

这段配置的含义不只是「产生 72MHz」，它同时决定了三件事：USB 能不能工作（需要 PLL 输出 72 且预分频 1.5）、APB1 上的外设寄存器访问速度、定时器的实际计数频率。改任何一个字段，这三件事同时变。

4.3 Flash 等待周期与 1.25 DMIPS/MHz 的代价

手册第一页就写着「在存储器的 0 等待周期访问时可达 1.25 DMIPS/MHz」。这句话的前半句是一个条件，很多人只记住了后半句。

Flash 的读取速度跟不上 72MHz 的取指节奏，所以必须插入等待周期。大容量产品在 2.7V-3.6V 供电下的规则大致是：≤24MHz 用 0 个等待周期，≤48MHz 用 1 个，≤72MHz 用 2 个。等待周期可配置，但配置错了要么跑飞、要么白丢性能。

为了弥补等待周期的损失，Flash 接口带预取缓冲区：它按顺序预读指令，当 CPU 取指地址连续时，等待周期被隐藏掉了。这也是「1.25 DMIPS/MHz」能成立的前提——顺序执行时代码几乎不等待，只有在跳转、分支、常量查表时才暴露延迟。所以同样的主频，循环展开和分支预测友好的代码，实测性能差距可能有百分之十几。

/* 72MHz 必须配 2 个等待周期，并打开预取缓冲 */ /* 这一行必须在切换系统时钟到 PLL 之前完成，顺序反了会取指错误 */ FLASH->ACR = FLASH_ACR_PRFTBE | FLASH_ACR_LATENCY_2; /* 顺序：1. 配 Flash 等待周期 2. 配 PLL 3. 切 SYSCLK 4. 确认 SWS */ while ((RCC->CFGR & RCC_CFGR_SWS) != RCC_CFGR_SWS_PLL) { /* 等待时钟切换完成 */ }

顺序反过来是典型的翻车点：先切到 72MHz 再补配等待周期，中间那几十个指令周期里 Flash 在超速读取，结果可能是随机的取指错误，复位后又能正常跑。这类问题极难复现，因为它取决于编译器把哪几条指令排在切换和配置之间。

4.4 ADC 时钟：1μs 转换时间是怎么算出来的

手册写「3 个 12 位 ADC，1μs 转换时间」。这个 1μs 不是随便给的，它由 ADC 时钟上限倒推出来。

ADC 时钟（ADCCLK）来自 PCLK2 经 2/4/6/8 分频，上限 14MHz。12 位转换需要 12.5 个 ADC 周期（12 位逐次逼近加 0.5 个对齐周期），采样时间最短可配 1.5 个周期。总周期 12.5 + 1.5 = 14 个，14 ÷ 14MHz = 1μs。三个数缺一不可：时钟超了精度下降，采样时间调长则转换变慢。

如果 PCLK2 是 72MHz，分频必须是 6 或 8 才能把 ADCCLK 压到 14MHz 以下。分频 6 得 12MHz，转换时间 14/12 ≈ 1.17μs；分频 8 得 9MHz，更慢。所以「1μs」在 72MHz 系统下其实拿不到，只有把 ADCCLK 精确配到 14MHz（比如 PCLK2 = 56MHz 时分频 4）才能达到。手册给的参数对应最佳配置，而不是任意配置。

/* PCLK2 = 72MHz，分频 6 得 ADCCLK = 12MHz，满足 <= 14MHz 上限 */ /* 若强行分频 4 得 18MHz，虽能跑但精度指标不再保证 */ RCC->CFGR &= ~RCC_CFGR_ADCPRE; RCC->CFGR |= RCC_CFGR_ADCPRE_DIV6; ADC1->SMPR2 |= ADC_SMPR2_SMP0_0; /* 通道 0 采样时间 1.5 周期 */

注意分频值超限不会报错，ADC 会继续转换，只是有效位数下降。表现是读数比实际值更嘈杂，或者在小信号段跳变。这类问题查起来非常玄学，因为数据「看起来是对的」，只是精度差一点，往往要到产品出厂校准时才暴露。

5. 常见问题排查：那些手册写了但没人看的行

这一章全部来自实际踩过的坑。共同点是：手册里都有对应的一句话，但这些话藏在脚注、表格注、或者电气特性曲线的注里，第一次读根本不会注意。

5.1 引脚复用：BOOT1 和 SWD 两个经典陷阱

现象：把 PB2 当普通输出用，结果板子偶尔上电不启动，插拔电源几次又好了。

原因：PB2 在复位瞬间被当作 BOOT1 采样。如果外部电路在这根线上有上拉或下拉，就会改变自举结果。当 BOOT0 已经是高电平时，BOOT1 的电平决定进系统存储器还是 SRAM，程序自然不跑。

解决：PB2 复用为普通 IO 时，加 10k 电阻到确定电平，并且不要在复位后立刻驱动它；或者干脆避开这根脚做关键信号。手册的引脚定义表里每个引脚都有「复位后状态」一列，做引脚规划时这一列比功能列表更该看。

现象：调试用的 SWD 忽然连不上，调试器报「目标无响应」，但芯片在跑旧程序。

原因：PA13/PA14 被配置成普通 GPIO 或者被复用成别的外设，SWD 接口失效。更麻烦的情况是程序在启动后几毫秒内就切换了引脚功能，调试器还没来得及握手。

解决：拉高 BOOT0、拉低 BOOT1，让芯片进系统存储器启动，此时用户程序不执行，调试器可以从这个状态接管并全片擦除。前提是板子上留了 BOOT 跳线。我一般会在新板子上强制留这个跳线，并且把 SWD 的两根线单独引出排针，这算是后悔药。

5.2 时钟与电源域：唤醒之后的时钟状态

现象：从停机模式唤醒后串口输出全是乱码，波特率明显不对。

原因：停机模式下 HSE 和 HSI 都被关闭，唤醒后系统时钟回退到 HSI 8MHz，而串口的波特率寄存器还是按 72MHz 算的。分频比没变，但时钟源变了，实际波特率差 9 倍。

解决：唤醒后必须重新走一遍时钟初始化，包括 Flash 等待周期、PLL 配置、系统时钟切换，最后再按新时钟重算串口分频。这段代码如果放在主循环开头统一处理，容易漏掉外设重配；更稳妥的做法是封装一个「时钟恢复」函数，在里面把依赖时钟的外设全部重新初始化一遍。

现象：电池供电的产品，换上 VBAT 纽扣电池后 RTC 反而不走了。

原因：VBAT 的切换是硬件自动完成的，但前提是主电源掉电时 VBAT 电平足够。如果 VBAT 引脚悬空或者只接了一个小电容，主电源跌落到阈值附近时供电会短暂真空，后备域被复位，RTC 配置丢失。

解决：VBAT 引脚必须有确定的电源，要么接电池，要么直接接 VDD（不用后备功能时）。手册的供电方案小节有专门的图示，画的是 VBAT 与 VDD 之间的二极管和切换逻辑，那一页值得单独看一遍。

5.3 模拟外设：5V 容忍不适用于 ADC

现象：某几路 ADC 读数偏高且不随输入变化，换了芯片还是一样。

原因：这些通道对应的引脚被外部 5V 信号拉过。手册写的「几乎所有端口均可容忍 5V 信号」有一个关键例外：作为模拟输入使用时，引脚电压不得超过 VDDA。5V 容忍只对数字输入有效，模拟输入的保护二极管会在超过 VDDA 时导通，把电流灌进电源轨，读数自然失真，严重时损坏引脚。

解决：凡是接到 ADC 的引脚，前端必须加限幅或分压，确保不超过 3.3V；同时确认 VREF+ 和 VDDA 的接法——小封装上 VREF+ 可能与 VDDA 合并，需要外部滤波，否则参考电压本身就在抖，读什么都白搭。

现象：ADC 读数稳定但整体偏移一个固定值，校准也修不掉。

原因：采样时间配得太短，而信号源内阻偏大。手册的 ADC 特性表里有一个「最大允许外部输入阻抗」与采样时间的对应关系，源阻抗大就必须延长采样时间。默认的最短采样时间只适合低阻抗源。

解决：按信号源内阻查表选采样时间，或者在前端加一级运放缓冲。这条最容易被忽略，因为读数「看起来是稳的」，只是不准，而「稳」会让人误以为电路没问题。

6. 设计取舍：为什么这份手册把电气特性放在最后

读完整份文档，会注意到一个结构安排：功能概览、引脚定义、存储器映像在前，几十页电气特性在中后段，封装和热特性在最后。这个顺序不是随意的，它反映了一种取舍——功能描述告诉你「能做什么」，电气特性告诉你「在什么条件下才能做到」。

而后者才是真正决定产品能不能量产的部分。功能那一章你可以用一天读完，电气特性那几十页可能要读一个月，因为它由几百个参数表、上千条测试条件组成，每条都带脚注。手册开头那句「本译文仅供参考，如有翻译错误，请以英文原稿为准」不是免责套话，它指的就是这些地方：一个「典型值」和一个「最大值」译反，整个电源设计就废了。

我的做法是把这份中文译稿当成索引，不当成依据。中文版的结构、章节编号、表格布局和英文原稿一一对应，用它导航效率极高；但凡涉及具体数值、单位、测试条件、脚注标记，一律翻回英文原稿核对。这样做不是为了较真，是因为见过太多「按中文版某个典型值算余量，量产时批量超标」的案例。典型值是 25℃、标称电压下的统计中位数，不是设计裕度；设计要按最大值或最小值算，还要留温度系数。

验证方法上，我习惯在原理图定稿前做三件事：把选型表里的每个型号对照手册表 2 重新核一遍外设数量；把引脚表里每根「复位后状态」非高阻的脚列出来，逐个确认外部电路不会冲突；把电气特性里与我的工作电压、温度区间对应的那几列单独截图存档，作为验收依据。这三件事花不了一天，但能挡掉绝大多数后期返工。

另一个值得琢磨的取舍是这份文档的「家族视角」。它不给单颗芯片写定制说明，而是把九个型号塞进同一套表格，靠脚注和列来区分。好处是升级路径清晰、跨型号迁移成本低；代价是查阅时要在多处交叉比对，任何一处看漏都会导致「参数记住了但条件忘了」。这种结构其实在暗示一件事：用这个系列做产品，本来就应该按家族思维做设计——固件里对容量、封装、外设数量做参数化，硬件上留出降级和升级的余地，而不是把某一颗型号写死。

从那以后我每次拿到一份新的数据手册，都会先在目录页标出三处：器件一览表、自举模式、电气特性起始页。第一处决定我能用什么，第二处决定我救不回来时怎么办，第三处决定我做的东西能不能过验收。这套习惯不能保证不踩坑，但能保证每次踩的坑不会重复。希望帮到你。

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