简介：面向硬件工程师与EMC设计人员的设计参考文档，聚焦有源晶振在数字系统中的电磁兼容问题，给出可直接对照的标准化电路框架与元件配置思路。内容围绕晶振匹配网络展开，涵盖R1预留匹配与磁珠替换、C1负载电容调整、C2/C3高低频去耦、L1共模抑制，以及VDD、GND布局、RR1限流和NC1处理等要点，并提示按工作频率、功率等级与封装形式调整参数。包内共1个PDF文件，约91KB，便于快速查阅与打印归档；已有1060人学习。读者可据此梳理晶振电源滤波、接地与PCB走线的基本准则，理解元件取值对谐振频率和辐射发射的影响，并形成从选型、匹配到布局的排查思路，适合作为原理图评审与EMC整改时的速查清单。

1. 需求切入：一颗 10 pF 的预留位，为什么值得单独写进设计标准

有源晶振 EMC 设计标准电路这套东西，说穿了就是四脚封装周边七八个元件怎么摆、取什么值、留哪几个位置不动。多数人画原理图时把它当黑匣子，VDD 挂一颗 0.1 μF 就算交差，等到 EMC 摸底时 30 MHz 到 300 MHz 那一段整体抬起来，回头想加磁珠加电容，板子已经投出去了，只能飞线。这套标准电路真正值钱的不是元件数量，而是把一个 10 Ω 的 R1 和一个 10 pF 的 C1 当作预留位钉在板上——它们平时可以贴 0 Ω 或者不贴，但焊盘必须留。它适合做板级硬件设计、要过 EMC 摸底的人，也适合拿它当课程设计里“时钟电路抗扰设计”那一章的实物依据。

2. EMC 视角下的有源晶振：四个引脚各自的电磁角色

2.1 时钟源为什么总是辐射摸底的第一嫌疑人

板子上那么多器件，为什么整改时第一个被怀疑的经常是晶振？原因不在它功率大，而在于它同时具备三个条件：周期性强、边沿陡、走线长。有源晶振内部是一个起振电路加一级输出缓冲，输出的是 CMOS 方波，上升时间通常在 1～5 ns 量级。一个 2 ns 上升时间的方波，按 0.35/tr 估算，等效带宽能到 175 MHz，它的谐波会一路延伸到几百兆甚至上 GHz，正好覆盖辐射发射最常出问题的频段。

更麻烦的是它几乎不停。数字电路里大部分信号是突发的，数据线只在传输时才有翻转，晶振不一样，上电之后时钟就一直在跑，任何一条从晶振引出的走线都是一个持续工作的天线。板上如果有时钟走线跨了地平面分割，或者接了长排线出去，共模电流就会顺着走线找到一条“看不见的回路”，把差模的时钟信号变成共模辐射。所以做 EMC 摸底的时候，时钟频点和它的奇次谐波几乎总会出现在超标列表里，这不是玄学，是结构决定的。

从设计上看，抑制它的手段只有两类：一是让输出边沿别那么陡、幅度别那么满，把高次谐波能量压下去；二是把电源引脚上的开关噪声拦住，不让它倒灌到板级电源上，再通过电源线辐射出去。这套标准电路，本质就是这两件事的元件化实现。

2.2 四脚器件的电气模型：噪声从哪两个口子出去

有源晶振常见四脚封装，引脚定义一般是：1 脚 NC 或使能（OE/ST），2 脚 GND，3 脚 OUTPUT，4 脚 VDD。这四只脚里，真正会往外漏噪声的只有两个口子——电源脚和输出脚。

电源脚这一侧，内部输出级在每次翻转时都要从 VDD 抽一个瞬态电流，这个电流是脉冲式的，含有丰富的高频分量。如果 VDD 到地之间没有低阻抗回路，这个脉冲电流就会在电源走线的寄生电感上产生压降，形成电压纹波，再顺着板级电源平面传播出去。某种程度上，晶振是把板级电源当成自己的“辐射天线馈线”在用。所以 VDD 脚旁边的去耦电容要解决的第一个问题不是滤波，而是给这个瞬态电流一条最短的回流路径。

输出脚这一侧，问题出在阻抗不连续和负载失配。时钟走线如果没有端接，源端和负载端都会产生反射，反射波叠加在边沿上形成过冲和振铃，振铃本身就是额外的谐波源。同时走线的共模电位会随着负载变化而波动，共模电流顺着线缆或者结构件流出去，就是典型的共模辐射。

地脚看起来最无害，实际上是整个电路的参考点。GND 脚的接地阻抗如果偏高，上面两点做的所有去耦都会打折扣——电流绕了一圈找不到低阻抗回路，只能往别处跑。这就是为什么后面讲 PCB 的时候，去耦电容的地端过孔比电容本身还要紧。

提示：NC 脚不要想当然地悬空。有些型号这个脚是使能端，悬空后电平由耦合决定，上电时序和抗扰测试都可能出问题，画图前先确认手册里的引脚定义。

2.3 标准电路拓扑：一颗磁珠加三级去耦的定稿

把这套标准电路拆开看，结构其实很清晰：VDD 进来先过一颗磁珠 L1，磁珠之后并 10 μF 的 C3 和 1000 pF 的 C2，再接到晶振的 VDD 脚；输出脚串一颗 10 Ω 的 R1，R1 之后对地挂一颗 10 pF 的 C1，然后才是时钟走线。它构成了一个电源侧的 LC 低通加输出侧的 RC 低通。

电源侧的思路是“隔离 + 就近储能”。磁珠在低频段表现为低阻抗，直流压降小，晶振的静态工作电流可以正常通过；到了几十兆赫兹以上，磁珠阻抗迅速上升，把晶振内部产生的开关噪声挡在局部，不让它往板级电源倒灌。磁珠之后的 C3 负责低频段的大容量储能，C2 负责高频段的就近去耦。两颗电容容值差三个数量级，就是为了避开单一电容自谐振之后呈现感性的问题。

输出侧的思路是“阻尼 + 微调”。R1 串在源端，作用是削弱反射、压低过冲和振铃，同时让输出缓冲级看到一个稍微“软”一点的负载。C1 对地，一方面给输出一个确定的小容性负载，另一方面与 R1 构成一个时间常数，把最高那一段谐波再削一削。这个组合不是为了把边沿做得很慢，那样会牺牲时序余量，而是在“边沿够用”和“谐波够低”之间找一个点。

有两处位置是预留的，需要说清楚。C1 和 R1 都标注为可根据实验情况调整，R1 可以换成磁珠，C1 可以增减。这句话的分量在于：标准电路给出的不是一个确定答案，而是一个已经预埋好调节点的起点。板子做出来之后，用近场探头扫一遍，哪个频点高，就在这两个位置上动刀。

3. 器件选型与参数确定：每一颗元件的作用与取值依据

3.1 磁珠 L1：600Ω@100MHz 的取值与电流余量

标准电路里用的是 0603 封装、100 MHz 下阻抗 600 Ω 的磁珠。这个数字不是随手写的，它对应的是辐射摸底最常出问题的频段——30 MHz 到 300 MHz 的中段。磁珠的阻抗曲线是一条先升后降的钟形，标称 600 Ω 指的是 100 MHz 那一点的阻抗，往两边都会下降。选 600 Ω 而不是 1 kΩ，是因为阻抗太高的型号往往直流电阻也大，压降和发热都要重新算。

磁珠有两个参数必须核对，很多人只看阻抗就下单，这是血泪经验。第一个是额定电流。0603 封装的 600 Ω 磁珠，额定电流常见在 200 mA 到 500 mA 之间，而有源晶振的工作电流一般在十几到几十毫安，看起来余量很足。但磁珠是铁氧体材料，直流偏置会让它饱和，阻抗随电流上升而下降。20 mA 的偏置下，600 Ω 的标称值可能只剩 400 Ω 出头，到 100 mA 时掉得更狠。所以我一般按晶振最大工作电流的 3 倍以上去挑额定电流，宁可牺牲一点阻抗。

第二个是直流电阻 DCR。晶振对供电电压比较敏感，尤其是 3.3 V 供电、内部又是低压差结构的型号，磁珠上多压 0.1 V 就可能让输出幅度下降、抖动变差。选型时把 DCR 控制在 0.5 Ω 以内，然后用万用表实测一下 VDD 脚的实际电压，别只信规格书。

还有一点，磁珠和去耦电容会构成 LC 谐振。600 Ω@100 MHz 的磁珠，在低频段等效电感大概在 1 μH 量级，跟磁珠后面的 1000 pF 一配，谐振点会落到几兆赫兹。如果这个谐振点正好压在晶振基频或者某个关注频段上，反而会把那一段的阻抗抬起来，噪声不降反升。这不是理论推演，是实际整改里经常遇到的翻车点。处理办法很简单：在磁珠上并一颗 1 Ω 到 2 Ω 的小电阻做阻尼，或者换成阻抗曲线更平缓的型号。

3.2 去耦电容组合：10μF 与 1000pF 的分工边界

C3 取 10 μF、C2 取 1000 pF，这个搭配的思路是覆盖不同频段。电容不是理想元件，它有等效串联电感 ESL，容值越大，自谐振频率越低。10 μF 的 0603 或 0805 电容，自谐振点通常在几兆赫兹，超过这个频率它就变成电感，去耦能力急剧下降。1000 pF 的电容自谐振点能推到两三百兆赫兹，正好接上 10 μF 掉下来的那一段。

所以这两颗电容不是简单的“大电容滤低频、小电容滤高频”，而是两条并联的低阻抗通路，各自负责自己那一段。真正要命的是布局：C2 必须紧贴 VDD 引脚，因为它的有效频段高，走线的那点寄生电感就足以把它的作用废掉。C3 可以稍微远一点，但也不能跨出晶振所在的那个局部区域。

下面这段脚本可以用来估算手头电容的自谐振频率，判断你选的容值到底覆盖到哪一段。参数从规格书或者厂商的阻抗曲线里取。

import math def self_resonant_freq(c_farad, esl_henry): """估算电容的自谐振频率 f = 1 / (2*pi*sqrt(L*C))""" return 1.0 / (2.0 * math.pi * math.sqrt(esl_henry * c_farad)) def bead_equivalent_inductance(z_ohm, freq_hz): """由磁珠在指定频率下的阻抗反推等效电感 L = Z / (2*pi*f)""" return z_ohm / (2.0 * math.pi * freq_hz) # 典型 0603 电容的 ESL 按 0.5 nH 估算，实际以厂商模型为准 ESL_0603 = 0.5e-9 caps = { "C3 10uF": 10e-6, "C2 1000pF": 1000e-12, "C1 10pF": 10e-12, } for name, c in caps.items(): f0 = self_resonant_freq(c, ESL_0603) print(f"{name:12s} 自谐振频率 ≈ {f0/1e6:8.1f} MHz") # 磁珠 600 ohm @ 100 MHz 的等效电感，及其与 C2 的 LC 谐振点 L_bead = bead_equivalent_inductance(600.0, 100e6) f_lc = 1.0 / (2.0 * math.pi * math.sqrt(L_bead * 1000e-12)) print(f"磁珠等效电感 ≈ {L_bead*1e6:.2f} uH") print(f"L1 与 C2 的 LC 谐振点 ≈ {f_lc/1e6:.2f} MHz")

这段代码做了两件事：一是按 0.5 nH 的 ESL 估算三颗电容的自谐振点，二是把磁珠在 100 MHz 下的 600 Ω 阻抗折算成等效电感，再和 1000 pF 算 LC 谐振。跑出来会看到 C2 的自谐振在两百多兆赫兹，C3 只有几兆赫兹，而 LC 谐振点落在几兆赫兹的低段——这个位置如果和晶振基频接近，就是前面说的那个坑。参数里 ESL 和磁珠阻抗都要用实际型号的数据替换，别拿默认值当结论。

3.3 R1 与 C1：两个预留位的调试逻辑

R1 标的是 10 Ω，C1 标的是 10 pF，两个都注明可调整。这两个位置的定位完全不同，调试时的动刀顺序也不一样。

R1 是源端串联电阻，主要解决反射和振铃。10 Ω 这个值偏小，它的作用不是做完整的阻抗匹配（那需要和走线特征阻抗对齐，常见是 22 Ω 到 33 Ω），而是在不明显拖慢边沿的前提下压一压过冲。如果实测发现时钟线上的过冲超过电源电压的 20%，或者接收端出现双沿触发，可以把 R1 加到 22 Ω 或 33 Ω。反过来，如果时序余量本来就紧，10 Ω 都嫌大，那就换成磁珠——磁珠在高频段呈阻性，对直流的压降小，对高次谐波的抑制比纯电阻更“挑频段”。

C1 是输出对地电容，作用是给输出一个确定的容性负载，顺带和 R1 构成一个 RC 低通。按 10 Ω 和 10 pF 算，截止频率大概在 1.6 GHz，说实话对常规辐射频段的作用有限，它更多是在调整输出缓冲级看到的负载特性。真要让它当滤波器用，容值要往 47 pF 甚至 100 pF 走，但代价是边沿变缓。这一点必须实测确认：加上 C1 之后，用示波器在接收端量上升时间和 VIH/VIL，确认还留 30% 以上余量，再看周期抖动有没有变差。有些型号的晶振在容性负载偏大时抖动会明显恶化，这时候宁可把 C1 退回 10 pF 甚至不贴。

我的习惯是：第一次打样时 R1 贴 10 Ω、C1 不贴，先测一版基线；摸底超标之后，再按频点往这两个位置上加。这样手上有对比数据，答辩或者评审的时候能说清楚每个元件到底贡献了多少。

4. 原理图与 PCB 落地：从标准电路到可制造板子

4.1 原理图标准画法与 NC 脚的处理

原理图上，这套电路要画成一个独立的、带边框的小模块，而不是散落在图纸各处。理由很实际：评审的时候别人一眼能看出这是时钟电路，改板的时候也不会漏掉某颗电容。模块内部按信号流向从左到右排：VDD 进、磁珠、去耦电容组、晶振本体、输出串阻、输出对地电容、时钟网络名引出。

引脚处理上有几个细节。1 脚如果是 NC，原理图上标 NC 符号，不连线，但 PCB 上要留焊盘；如果手册标明是使能脚（OE 或 ST），必须接固定电平，上拉或下拉按手册要求来，同时串一颗 0 Ω 电阻做跳接位，方便后期改。这个 0 Ω 的位置很多人省掉，等到发现上电偶尔不起振，再想改就得割线。

地符号统一用同一个网络名，别在模块内部用 AGND、在外部用 GND，中间又没有连接点，这种图看着规范，实际是把回流路径断了。有源晶振的地就是数字地，直接连到主地平面，不需要单独分割。

网络命名也值得说一句。输出网络别只写个 CLK，写成 CLK_25M_OSC 这种带频率和来源的名字，后面做 EMC 排查、查走线长度、写约束规则的时候，能直接按名字筛出来。命名规范这东西平时觉得啰嗦，真出问题的时候就是后悔药。

4.2 PCB 布局：去耦环路与时钟走线的硬约束

布局阶段有几条硬约束，违反了后面怎么调元件都补不回来。

第一条，C2 必须和 VDD 引脚在同一面，距离控制在 2 mm 以内，电容的地端用过孔直接打到地平面，过孔不超过两个，越近越好。这颗电容的有效频段高，走线的那点寄生电感就足够把它的高频去耦能力废掉。C3 可以稍远，但也要在晶振周围 5 mm 范围内。

第二条，磁珠 L1 放在 C3 和 C2 之间，也就是电源侧是 C3、芯片侧是 C2。顺序反了的话，磁珠和板级的大电容构成谐振，效果适得其反。磁珠下方的地平面不要开槽，让回流电流有连续路径。

第三条，时钟输出走线尽量短、直，避免换层。如果必须换层，换层过孔旁边 1 mm 内补一个地过孔，给回流电流一条通路。走线两侧包地，包地铜皮上每隔 5 mm 打一个地过孔。这条线不要和任何高速信号长距离平行，平行长度超过 10 mm 就该考虑拉开间距或者加屏蔽地线。

第四条，晶振本体下方铺地，如果是金属壳封装，外壳焊盘要接地。外壳接地这件事听起来简单，实际经常有人把外壳焊盘悬空，屏蔽效果直接归零。

第五条，时钟走线不要走在板边，距离板边至少 3 mm。板边是共模电流最容易找到“出口”的地方，走线贴着板边走，相当于把天线架到了窗口。

4.3 从规则到检查：一份可执行的布局自查脚本

规则写完要能检查，不然就是纸面文章。打样前我会把关键元件坐标导出来，跑一遍间距自查，比肉眼在 CAD 里量靠谱。

# 布局自查：去耦电容到 VDD 引脚的距离、时钟线到板边的距离 # 坐标单位统一为 mm，数据从 PCB 工具导出后填入 VDD_PIN = (42.30, 18.75) # 晶振 4 脚坐标 C2_POS = (42.85, 19.10) # 1000pF 去耦电容坐标 C3_POS = (44.60, 19.40) # 10uF 储能电容坐标 CLK_SEG = [(45.20, 20.00), (78.40, 20.00)] # 时钟走线两端点 BOARD_EDGE_Y = 17.00 # 板边所在的 Y 坐标 def dist(a, b): return ((a[0]-b[0])**2 + (a[1]-b[1])**2) ** 0.5 d_c2 = dist(C2_POS, VDD_PIN) d_c3 = dist(C3_POS, VDD_PIN) print(f"C2 到 VDD 引脚距离: {d_c2:.2f} mm {'OK' if d_c2 <= 2.0 else '超限, 需调整'}") print(f"C3 到 VDD 引脚距离: {d_c3:.2f} mm {'OK' if d_c3 <= 5.0 else '超限, 需调整'}") # 时钟线到板边的最小距离（这里只按水平走线、板边平行的情况估算） clk_y = CLK_SEG[0][1] margin = clk_y - BOARD_EDGE_Y print(f"时钟线到板边距离: {margin:.2f} mm {'OK' if margin >= 3.0 else '过近, 建议内移'}")

这段脚本只做三件事：算 C2 和 C3 到 VDD 引脚的直线距离、算时钟线到板边的最小间距，然后按阈值给 OK 或超限。阈值就是前面定的 2 mm、5 mm、3 mm。真实项目里坐标从 CAD 导出，脚本可以扩成遍历所有时钟网络和所有去耦电容，跑完输出一张问题清单。这套检查做一次十分钟，比打样回来发现电容贴远了要划算得多。参数里的阈值可以根据板子密度调整，但方向别改——去耦电容越近越好，时钟线离板边越远越好。

5. 常见问题排查：晶振 EMC 调试里最容易翻车的五个点

5.1 电源侧：加了元件反而更差的两个典型

现象一：加了磁珠之后，某个频点的辐射不降反升，甚至比不加还差几个 dB。原因通常不是磁珠选错，而是磁珠和它后面的去耦电容形成了 LC 谐振。磁珠在低频段是电感，1000 pF 是电容，两者一配就有谐振点，谐振附近阻抗升高，噪声在这一段找不到低阻抗回路，只能往外辐射。解决思路有两个方向：一是给谐振加阻尼，在磁珠两端并一颗 1 Ω 到 2 Ω 的电阻，把 Q 值压下去；二是换阻抗曲线更平缓的磁珠型号，或者把 C2 从 1000 pF 调到 470 pF 到 2200 pF 之间试，把谐振点挪出关注频段。动手之前先用近场探头确认超标频点，别盲目换料。

现象二：实验室常温测试一切正常，一到高低温循环或者批量抽检就出问题。这一类大概率是磁珠直流偏置饱和或者 DCR 压降超预期。0603 的 600 Ω 磁珠额定电流看着够，但铁氧体材料在偏置电流下阻抗会掉，加上低温时 DCR 变化，VDD 脚的实际电压可能跌破晶振的最低工作电压，输出幅度下降、抖动变差。解决方式：选额定电流是晶振工作电流 3 倍以上的型号，用示波器在 VDD 脚上量纹波和直流电平，高低温各测一遍；如果压降确实大，考虑把磁珠换成 0 Ω 电阻先保功能，EMC 另想办法。

5.2 输出侧：边沿、抖动与悬空脚

现象三：串了 R1 之后功能偶发异常，示波器上看时钟上升时间从 2 ns 变成 5 ns。这是典型的边沿被拖慢导致时序余量不足。R1 和负载端的输入电容、走线电容构成 RC 低通，电阻越大边沿越缓。10 Ω 通常还能接受，加到 33 Ω 就要小心了。解决办法不是简单把 R1 改小，而是先在接收端实测：上升时间、VIH/VIL、以及相对于数据窗的建立保持余量。如果余量本来就紧，R1 退回 10 Ω 或者换成磁珠；如果余量充足只是想压辐射，可以在 R1 后面再加 C1 做微调，两个位置配合着用，而不是单靠电阻硬扛。

现象四：C1 加大之后辐射确实好了一点，但周期抖动明显变差，系统开始出现偶发误码。有源晶振的输出缓冲级驱动能力有限，负载电容过大会让输出级的上升沿在阈值附近停留更久，这段时间里任何耦合过来的噪声都更容易被放大成抖动。10 pF 是个相对保守的值，加到 100 pF 就要评估。排查方法是用示波器做 TIE 测量或者相位噪声分析，先测一版不贴 C1 的基线，再逐级往上加，看抖动恶化到什么程度还可以接受。经验上，C1 不超过 22 pF 比较稳妥，超过这个值就要拿数据说话。

现象五：整机 ESD 测试或者某个频点辐射异常，最后发现是晶振的 NC 脚悬空。不少型号的 1 脚实际是使能端，悬空之后电平由周边耦合决定，可能处在不定态，内部电路工作不正常，输出波形畸变，谐波分量自然变差。这个问题的隐蔽之处在于常温功能测试可能完全正常，只在特定条件下暴露。解决方式很直接：画图前把手册的引脚定义看清楚，使能脚接固定电平，PCB 上留 0 Ω 跳接位，方便后期改上拉或下拉。已经投板的板子，可以在 NC 焊盘上补一颗 0 Ω 到地或者到 VDD，先验证再决定要不要改版。

注意：以上五条的排查顺序建议从电源侧往输出侧走，先确认 VDD 干净、供电正常，再看输出波形和边沿，最后才怀疑布局和屏蔽。反过来查容易在输出侧绕很久，结果发现根子在电源。

6. 验收与答辩：怎么证明这套标准电路真的有效

验收这件事，最怕的是“感觉好了”。辐射摸底从 45 dBμV/m 降到 38 dBμV/m 是数据，边沿从 2 ns 变成 2.3 ns 也是数据，但这两组数据要放在同一张表里，配上测试条件，才构成一份能拿出去讲的验收材料。

我会按下面这张表组织验收记录，每一项都写上测点、工具和判据，缺一项就算没验完。

表格里“留 6 dB 余量”这一条要特别说明。摸底测试和正式认证之间存在测量不确定度，实验室之间的差异、样品批次差异都会吃掉余量，卡着限值线过的方案在量产阶段很容易翻车。我一般要求关键频点至少留 6 dB，做不到的话就要在报告里写清楚风险。

答辩或者方案评审的时候，讲这套电路的逻辑建议按“问题—手段—证据”三段走。先说清楚时钟电路在 EMC 里的两个噪声出口（电源脚和输出脚），再说这套标准电路用磁珠加三级去耦堵电源、用串阻加对地电容管输出，最后拿出摸底前后的频谱对比和边沿、抖动的实测数据。评委最容易追问的是“R1 为什么是 10 Ω 而不是 33 Ω”和“C1 才 10 pF 能起什么作用”，这两个问题提前准备好实测对比，比背理论有用得多。至于为什么不把 C1 加到 100 pF，答案就在抖动数据里。

从那以后我每次出新板子，都会先把 R1 和 C1 的焊盘留着、第一版不贴，先测一版干净的基线，再往上加元件做对比。这个习惯救过我好几次，因为没有基线，你永远不知道那个频点是本来就有的，还是你加进去的。希望帮到你。

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