简介这份资源是面向数字IC验证工程师与硬件验证学习者的Cocotb PCI Express仿真框架重点解决如何用Python驱动Verilog硬件模型完成PCIe协议验证的问题。包内共55个文件以38个Python脚本为主体承担测试序列生成、协议层校验与结果分析另有5个Verilog源文件实现物理层、链路层与事务层硬件模型配合6个Makefile组织仿真流程并附README、setup配置与许可证等说明文件压缩包约181KB结构紧凑、便于快速上手。内容围绕cocotbext-pcie扩展展开涵盖Endpoint、Root Complex等PCIe模型、Python测试套件、协议处理类与示例脚本可帮助读者理解Python与Verilog在并发事务、TLP包处理及中断事件模拟中的协同方式。目前已有378人学习下载适合希望掌握Cocotb验证方法、搭建PCIe仿真环境并开展回归测试的开发者参考。1. 为什么用 Cocotb 给 PCIe 做仿真从 Verilog 测试平台到 Python 协程写过 PCIe 相关 RTL 的人大多有过类似体验一个 TL PTransaction Layer Packet的组包、DLLP 的握手、LTSSM 的状态跳转用纯 Verilog testbench 去驱动光是拼一个 64 位 TLP 头就要写几十行位拼接改一个字段得翻半天。Cocotb 的出现改变了这个局面——它把测试平台从 Verilog 搬到 Python用协程coroutine描述时序用普通函数描述激励生成RTL 侧只需要一个薄薄的 Verilog 顶层把 DUT 包起来。这份「Cocotb 的 PCIexpress 仿真框架」资源本质是一套把 PCIe 控制器/端点 RTL 接入 Cocotb 的脚手架Python 侧负责 TLP 构造、配置空间读写、DLLP 收发和断言Verilog 侧负责时钟复位、接口绑定和波形导出。它适合三类人正在做 PCIe 端点或 Root Complex 验证的 IC 工程师、想用 Python 替代 SystemVerilog 写激励的验证新人、以及需要快速搭一个可复现 PCIe 仿真环境的在校学生。下面按「环境搭建 → 框架结构 → TLP 激励 → 排错」的路径拆开讲。2. Cocotb 与 PCIe RTL 的仿真环境搭建2.1 工具链选型与版本约束Cocotb 依赖 Python 和一款支持 VPI/VHPI/FLI 的仿真器。常见组合是 Icarus Verilog开源、轻量适合小规模 PCIe 子模块、Verilator速度快但对 VPI 支持有限Cocotb 需要 5.0 以上配合--vpi、以及商业仿真器 Questa/VCS/Xcelium。PCIe 这种带大量时序检查和 SVA 的场景我一般会优先用 Questa 或 VCSIcarus 只用来跑纯组合逻辑的 TLP 解析模块。Python 侧建议 3.83.11Cocotb 用 1.8 或 1.9。注意 Cocotb 1.7 之后cocotb.fork被cocotb.start_soon取代老框架代码里如果还在用fork升级时会报AttributeError。# 创建隔离环境避免污染系统 Python python -m venv venv_pcie source venv_pcie/bin/activate # Windows 用 venv_pcie\Scripts\activate # 安装 cocotb 与常用辅助库 pip install cocotb1.9.0 cocotb-bus pytest pip install cocotb-coverage # 需要覆盖率时再装 # 验证安装 python -c import cocotb; print(cocotb.__version__)逻辑说明venv隔离是为了让不同项目的 Cocotb 版本互不干扰PCIe 框架往往还依赖cocotb-bus里的OPB/APB驱动做寄存器访问。cocotb-coverage是可选的做功能覆盖率收集时才需要。参数上cocotb1.9.0是当前较稳的版本若仿真器是 Verilator需要额外装verilator并确认版本 ≥ 5.0。2.2 Makefile 驱动的仿真流程Cocotb 官方推荐用 Makefile 组织仿真核心变量是TOPLEVEL、MODULE、VERILOG_SOURCES。PCIe 框架里通常会有多个 testbench 顶层比如tb_pcie_ep、tb_pcie_rc用变量切换。# Makefile 片段PCIe 端点仿真 TOPLEVEL_LANG verilog SIM ? icarus TOPLEVEL tb_pcie_ep MODULE test_pcie_tlp VERILOG_SOURCES $(PWD)/rtl/pcie_ep.v \ $(PWD)/rtl/tlp_rx.v \ $(PWD)/rtl/tlp_tx.v \ $(PWD)/tb/tb_pcie_ep.v include $(shell cocotb-config --makefiles)/Makefile.sim逻辑说明SIM决定用哪个仿真器改成questa或vcs即可切换TOPLEVEL是 Verilog 顶层模块名必须和tb_pcie_ep.v里的module tb_pcie_ep一致MODULE是 Python 测试模块名Cocotb 会自动 import 它并查找cocotb.test()装饰的函数。VERILOG_SOURCES里把 DUT 和 TB 都列上顺序不影响编译但建议 DUT 在前、TB 在后方便定位编译错误。运行命令就是make加波形用make WAVES1指定测试用make TESTCASEtest_tlp_mem_read。提示Icarus 对logic类型和部分 SystemVerilog 语法支持不完整PCIe RTL 里如果用了interface或struct packed编译会直接失败这时换 Questa 或 VCS 更省事。2.3 时钟复位与接口绑定的常见写法PCIe 的参考时钟通常是 100MHz但 TL P 处理逻辑可能跑在 250MHz 或 500MHz。Cocotb 里用cocotb.clock.Clock生成时钟用Timer控制复位时长。import cocotb from cocotb.clock import Clock from cocotb.triggers import RisingEdge, Timer async def init_dut(dut): # 100MHz 参考时钟周期 10ns cocotb.start_soon(Clock(dut.clk, 10, unitsns).start()) # 复位保持 100ns dut.rst_n.value 0 await Timer(100, unitsns) dut.rst_n.value 1 await RisingEdge(dut.clk)逻辑说明Clock(dut.clk, 10, unitsns)生成 10ns 周期时钟即 100MHzstart_soon把时钟协程挂到事件循环不阻塞当前协程。复位用Timer而非时钟边沿是为了保证复位释放与时钟相位无关避免亚稳态。RisingEdge等待一个上升沿确保后续激励在稳定时钟域下发。3. PCIe 仿真框架的目录结构与 TLP 激励实现3.1 框架分层Python 激励层与 Verilog 绑定层这套框架的典型目录长这样目录内容语言rtl/PCIe 端点、TLP 收发、DLL 逻辑Verilogtb/顶层 testbench、接口绑定Verilogtests/Cocotb 测试用例Pythonmodel/TLP 类、配置空间模型PythonMakefile仿真入口MakePython 侧的核心是model/tlp.py里面用class TLP封装 TLP 头字段fmt、type、tc、td、length、requester_id、tag、address。Verilog 侧tb_pcie_ep.v只做三件事例化 DUT、把 DUT 的 TLP 接口信号暴露给 Cocotb、导出波形。// tb_pcie_ep.v 片段把 TLP 接口暴露给 Python module tb_pcie_ep; reg clk, rst_n; // TLP 接收接口 wire [63:0] rx_data; wire rx_valid; wire rx_ready; // TLP 发送接口 wire [63:0] tx_data; wire tx_valid; wire tx_ready; pcie_ep u_ep ( .clk(clk), .rst_n(rst_n), .rx_data(rx_data), .rx_valid(rx_valid), .rx_ready(rx_ready), .tx_data(tx_data), .tx_valid(tx_valid), .tx_ready(tx_ready) ); endmodule逻辑说明Cocotb 通过dut.rx_data直接读写这些信号不需要额外的 VPI 封装。rx_ready由 DUT 驱动Python 侧读它做流控tx_valid由 DUT 驱动Python 侧在RisingEdge上采样。这种「信号直连」的方式比写interface更兼容 Icarus代价是信号多时顶层会显得冗长。3.2 用 Python 构造一个 MemRead TLPPCIe 的 MemRead TLP 头是 4DW16 字节格式为fmt0b000、type0b00000。下面是一个可复用的构造函数。class TLP: def __init__(self, fmt, type_, length, requester_id, tag, address): self.fmt fmt self.type type_ self.length length # DW 数量0 表示 1DW self.requester_id requester_id self.tag tag self.address address def to_dwords(self): # 第一个 DWfmt[7:5] | type[4:0] | tc | td | ep | attr | length[9:0] dw0 (self.fmt 29) | (self.type 24) | (self.length 0x3FF) # 第二个 DWrequester_id[15:0] | tag[7:0] | last_be | first_be dw1 (self.requester_id 16) | (self.tag 8) # 第三、四个 DW64 位地址 dw2 self.address 0xFFFFFFFF dw3 (self.address 32) 0xFFFFFFFF return [dw0, dw1, dw2, dw3] async def send_tlp(dut, tlp): for dw in tlp.to_dwords(): dut.rx_data.value dw dut.rx_valid.value 1 await RisingEdge(dut.clk) while dut.rx_ready.value 0: await RisingEdge(dut.clk) dut.rx_valid.value 0逻辑说明to_dwords按 PCIe 规范把字段拼成 32 位 DWdw0里fmt占 bit[31:29]、type占 bit[28:24]、length占 bit[9:0]这是 TL P 头的标准布局。send_tlp每个 DW 在时钟上升沿驱动然后轮询rx_ready实现简单的 valid/ready 握手。参数上length是 DW 数量减一MemRead 请求通常length0读 1DWtag用于匹配 Completion同一时刻多个未完成请求需要不同 tag。注意dut.rx_data.value dw赋的是整数Cocotb 会自动截断到信号位宽。如果信号是wire [63:0]一次只能传 32 位需要拆成两个周期或改成 64 位接口具体看 DUT 的 TLP 数据通路位宽。3.3 配置空间读写与 Completion 匹配PCIe 端点必须响应配置空间读写Cocotb 侧用CfgRead/CfgWrite协程模拟。配置请求的type0b00100CfgRd0address字段里低 8 位是寄存器偏移高 16 位是 Bus/Device/Function。async def cfg_read(dut, bdf, offset): tlp TLP(fmt0b000, type_0b00100, length0, requester_id0x0100, tag0x01, address(bdf 8) | (offset 0xFC)) await send_tlp(dut, tlp) # 等待 Completion采样 tx 接口 while True: await RisingEdge(dut.clk) if dut.tx_valid.value 1 and dut.tx_ready.value 1: cpl_dw0 int(dut.tx_data.value) # 检查 Cpl 类型fmt0b010, type0b01010 if ((cpl_dw0 29) 0x7) 0b010: return cpl_dw0逻辑说明bdf是 Bus/Device/Function 编号左移 8 位后与 offset 拼成配置地址tag用于匹配请求与 Completion实际框架里会用字典维护未完成请求。采样tx_data时先判断tx_valid和tx_ready同时为高再解析fmt字段确认是 Completion。参数上offset按 4 字节对齐低 2 位被屏蔽requester_id通常用固定的 RC 编号端点侧会原样回填到 Completion 的requester_id字段。4. 仿真调试与常见报错排查4.1 波形导出与信号可见性Cocotb 默认不导波形需要make WAVES1或在 Python 里手动 dump。Icarus 用$dumpfile/$dumpvarsQuesta 用vcdpluson或add wave。最省事的做法是在tb_pcie_ep.v里加initial begin $dumpfile(pcie_ep.vcd); $dumpvars(0, tb_pcie_ep); end逻辑说明$dumpvars(0, tb_pcie_ep)的0表示 dump 该层次下所有信号包括 DUT 内部。PCIe 调试时最常看的是rx_valid/rx_ready握手、tx_data上的 TLP 头、以及 LTSSM 状态机。波形文件用 GTKWave 打开把 TLP 相关信号分组能快速定位是激励没发出去还是 DUT 没响应。4.2 典型报错与定位方法报错信息原因处理AttributeError: SimHandle object has no attribute value信号名拼错或未在顶层暴露检查dut.信号名与 Verilog 顶层一致cocotb.scheduler: Coroutine never awaited协程没被start_soon或await确认cocotb.test()装饰且函数是async defmake: *** No rule to make targetMakefile 路径或cocotb-config未找到确认cocotb-config --makefiles能输出路径仿真卡死无输出rx_ready一直为 0握手死锁在波形里看rx_ready是否被 DUT 拉高逻辑说明Cocotb 的报错大多和信号绑定、协程调度有关。SimHandle没有value属性通常是信号名写错比如 Verilog 里是rx_validPython 里写成rxvalid。协程未 await 的报错检查是不是把async def函数当普通函数调用了。握手死锁是 PCIe 仿真里最常见的DUT 的rx_ready可能依赖内部 FIFO 非空而 FIFO 又需要rx_valid先拉高形成循环等待这时要检查 DUT 的流控逻辑。4.3 用 pytest 组织回归测试Cocotb 1.8 之后支持 pytest 插件可以把每个cocotb.test()当成 pytest 用例跑方便做回归。# 安装 pytest 插件 pip install pytest cocotb-test # 用 pytest 跑所有 PCIe 测试 pytest tests/ -v --tbshort逻辑说明cocotb-test提供cocotb.test()与 pytest 的桥接-v显示每个用例名--tbshort精简 traceback。回归时把test_tlp_mem_read、test_tlp_mem_write、test_cfg_read都跑一遍任何 TLP 字段解析错误都会在断言处暴露。参数上tests/目录下每个test_*.py会被自动发现测试函数名以test_开头。5. 进阶用 Cocotb 做 PCIe 流控与覆盖率收集5.1 信用流控的建模技巧PCIe 的流控基于信用CreditPH 层和 DLL 层各有自己的信用计数器。Cocotb 侧可以用一个简单的类模拟信用消耗与返还。class CreditModel: def __init__(self, ph_credits, data_credits): self.ph ph_credits self.data data_credits def consume(self, tlp): # 每个 TLP 消耗 1 个 PH credit数据 credit 按 DW 数消耗 if self.ph 1 or self.data tlp.length 1: return False self.ph - 1 self.data - (tlp.length 1) return True def release(self, tlp): # Completion 返回时返还信用 self.ph 1 self.data (tlp.length 1)逻辑说明consume在发送 TLP 前调用检查 PH 和 Data credit 是否足够不足则返回False测试用例据此暂停发送。release在收到 Completion 后调用返还信用。参数上ph_credits和data_credits的初始值来自配置空间或 DUT 的信用广告寄存器实际框架里会从CfgRead读出来初始化。5.2 功能覆盖率收集与断言Cocotb 的覆盖率收集用cocotb-coverage可以定义覆盖点coverpoint和交叉覆盖cross。from cocotb_coverage.coverage import CoverPoint, coverage_db CoverPoint(pcie.tlp_type, xflambda t: t.type, bins[0b00000, 0b00001, 0b00100, 0b01010]) def sample_tlp(tlp): pass # 在测试里调用 sample_tlp(tlp) coverage_db.report_coverage(cocotb.log.info, binsTrue)逻辑说明CoverPoint装饰器定义覆盖点xf是取值函数bins列出需要覆盖的 TLP 类型MemRead、MemWrite、CfgRead、Completion。每次构造 TLP 后调用sample_tlp记录。测试结束时report_coverage输出覆盖率报告未覆盖的 bin 会标红。参数上bins里的值要和TLP.type的实际编码一致否则永远覆盖不到。5.3 一个可复现的验证流程把上面的模块串起来一个完整的 PCIe 验证流程是make启动仿真 →init_dut复位 →cfg_read读设备 ID →send_tlp发 MemRead → 等待 Completion →CreditModel检查流控 →sample_tlp记录覆盖 →make WAVES1看波形。任何一步失败先看波形里rx_valid/rx_ready握手再看 Python 侧断言信息。这套流程在 Icarus 和 Questa 上都能跑区别只是编译选项和波形格式。本文还有配套的精品资源点击获取