简介本资源是一份面向数字芯片后端设计工程师与VLSI进阶学习者的RTL to GDS签核Sign-off流程核心要点精要聚焦静态时序分析STA中关键的工艺偏差建模与签核策略演进。内容系统梳理了从传统BC-WC分析、OCV及其CRPR优化到AOCV、POCV/SOCV等先进片上变异建模方法的技术原理与适用边界并深入解析setup/hold检查中的时钟重汇聚悲观度、RC提取角选择Cworst/Cbest、RCworst/RCbest、老化效应HCI/NBTI/TDDB/EM对签核裕量的影响及应对方案。资源为单个PDF文件62KB内容凝练、术语准确、逻辑清晰适合作为签核流程速查参考或面试/复盘知识图谱。目前已有56人学习下载虽体量轻巧但覆盖签核全流程关键决策点尤其适合在流片前快速厘清PVT角选取、derating策略、统计时序建模差异等易混淆概念。1. RTL to GDS sign-off 不是终点而是芯片流片前最后一道「可信度校验」你写完 RTL综合出网表PR 布局布线完成GDS 文件生成——看起来可以 tape-out 了错。RTL to GDS sign-off 是整条数字前端到物理实现链路上最严苛的「可信度校验」环节它不验证功能是否正确那是仿真和形式验证的事而专攻一个致命问题——当硅片真正流片出来它在真实电压、温度、工艺波动下能否在所有工作条件下稳定满足时序、功耗、可靠性与制造约束这个阶段不是“跑通就行”而是用统计模型替代经验系数、用路径级分析替代全局角点、用老化感知库替代常温静态库、用密度驱动填充替代人工补白。它直面现代先进工艺7nm/5nm下那些无法被传统 BC-WC 角点覆盖的物理现实同一颗芯片上靠近 I/O 的单元可能比核心逻辑区快 12%而某条关键路径的 launch 和 capture 段因局部温度梯度产生反向延迟偏移金属线宽偏差导致 RC 提取误差超 ±18%未加 slotting 的宽电源线在 CMP 后厚度衰减 30%引发局部 IR drop 突增。Sign-off 不是流程终点而是把设计从“仿真能跑”推向“硅片能用”的临界点。适合已掌握综合/PR 基础、正推进 tape-out 的数字后端工程师、STA 工程师及 SoC 集成负责人——尤其当你开始遭遇签核失败却查不到根本原因时这里就是你必须深挖的战场。2. Sign-off Timing从 OCV 到 POCV/SOCV为什么传统 BC-WC 分析已失效2.1 BC-WC 时序分析的结构性缺陷空间变异与路径耦合被粗暴抹平传统 sign-off timing 采用 best-caseBC和 worst-caseWC两个角点setup 检查用 WC慢速工艺高温低压hold 检查用 BC快速工艺低温高压。这种做法隐含一个强假设——整个芯片所有单元、所有互连线在同一时刻处于同一极端条件。但现实是芯片尺寸已达数十 mm²die 上不同区域温度差可达 20°C局部电压降IR drop导致 VDD 波动 ±5%工艺参数如阈值电压 Vt在晶圆内呈 Gaussian 分布。更致命的是Clock Reconvergence PessimismCRPlaunch 和 capture 路径共享同一段时钟树传统 OCV 对该共享路径施加两次 derating一次在 launch一次在 capture实际只应扣除一次。这导致 setup margin 被高估 15–25%迫使设计过度插入 buffer 或降低频率。提示CRP 并非理论问题。实测显示在 16nm FinFET 设计中未启用 CRPRClock Reconvergence Pessimism Removal的 OCV 分析会使关键路径 slack 误报 -0.32ps直接导致 false violation引发无谓的 ECO。2.2 AOCV按路径深度动态缩放 derating缓解但未根治悲观Advanced On-Chip VariationAOCV将 derating 因子从固定值改为依赖路径深度number of stages和扇出fanout的 lookup table。例如Synopsys Liberty 库中 AOCV 表定义如下# 示例AOCV derating table for typical corner (liberty format) aocv_table typical { depth { 1 2 3 4 5 6 7 8 } derate { 1.0 0.95 0.92 0.90 0.88 0.86 0.84 0.82 } }该表表明单级路径depth1不降额1.0而 8 级长路径仅保留 82% 延迟余量。AOCV 通过set_aocv_library加载并在 STA 工具如 PrimeTime中启用set_aocv_library -library $AOCV_LIB -corner typical set_timing_derate -aocv true参数说明-corner typical指定应用 AOCV 的工艺角点-aocv true强制启用 AOCV 模式。但 AOCV 仍属 deterministic 模型——它为每个单元分配单一 derating 值未考虑同一单元在不同路径中受邻近单元影响的差异如负载电容变化导致的 delay shift。2.3 POCV/SOCV统计建模 Monte Carlo让 delay 成为概率分布Parametric OCVPOCV或 Statistical OCVSOCV将每个单元的延迟建模为概率分布通常 Gaussian 或 Skewed Gaussian其标准差 σ 由工艺厂提供如delay_sigma : 0.05表示延迟均值 ±5% 变异。工具如 PT-SI执行 Monte Carlo 采样对每条关键路径随机抽取各单元 delay 样本计算路径总 delay 分布最终报告 3σ 或 5σ 下的 worst-case delay。典型配置命令# 启用 SOCV 分析以 Synopsys PT 为例 set_si_analysis_mode -statistical set_lib_cell_delay_model -statistical -library $SOCV_LIB set_timing_derate -pocv true read_saif -instance top -input activity_file.vcd参数说明-statistical切换至统计模式-pocv true启用参数化变异read_saif加载翻转活动数据使 delay 计算包含输入转换时间transition time与负载capacitance的联合变异。POCV 将 setup violation 数量平均降低 40%同时避免过度 pessimism 导致的性能损失。分析方法模型类型典型 pessimism运行时间适用场景BC-WC OCVDeterministic高20–30%快1h初版收敛、快速迭代AOCVDeterministic中10–15%中2–4h16nm 及以上成熟节点POCV/SOCVStatistical低5%慢8–24h7nm/5nm sign-off、高性能 SoC3. Physical Sign-offDRC/LVS/ERC 与制造约束的硬性闭环3.1 DRC从基础几何规则到 DFM 增强检查的演进Design Rule CheckDRC不再仅验证最小线宽/间距min width/spacing而是覆盖整套制造可行性约束。以 7nm 工艺为例DRC 规则集包含Metal Density Rules要求每 100×100μm 区域内金属填充率 ≥30% 且 ≤70%。低于下限导致 CMP “dishing”凹陷高于上限引发 “erosion”侵蚀。工具自动插入 dummy metal fill# Calibre DRC 命令行调用需预定义 density rule deck calibre -drc -runset drc_density.runset -job max_jobs design.gdsAntenna Rules防止等离子刻蚀中电荷累积击穿栅氧。规则定义 metal-to-gate ratio如 M2/GATE 200。修复方式包括 diode insertion在 gate 输入端加二极管泄放电荷或 antenna jumper跨层跳线分流# Innovus 中自动插入 antenna diode repair_antenna -diode_cell sky130_fd_sc_hd__diode_2 -threshold 200DFM Rules如 sealring保护环、fiducial marks光刻对准标记、dummy poly/diffusion确保光刻均匀性。这些 layer 必须在 GDS 流出前显式添加。3.2 LVSLayout vs Schematic 的拓扑等价性验证LVS 不是比较图形像素而是提取 layout 的 SPICE netlist 与 RTL 综合/网表生成的 reference netlist 进行拓扑比对。关键步骤Netlist ExtractionCalibre RVE 从 GDS 提取物理连接关系生成layout.spSchematic Netlist Generation将综合输出的.v或.db转为 SPICE 格式synth.spHierarchical Comparison逐层级比对器件、端口、连接关系。常见 failure 类型Floating net未连接的金属线如未接 VDD 的 decap cell 电源 pinShort意外短接如 via stack 错位导致 M1-M2-M3 短路Missing devicelayout 中漏放 standard cell如 filler cell 未插入导致 row 断开。注意LVS 必须在插入 filler cell、decap cell、sealring 后执行。若在 PR 后立即 run LVS会因 filler 缺失导致大量missing deviceerror徒增 debug 时间。3.3 ERC电气完整性与供电网络的专项审查Electrical Rule CheckERC聚焦供电可靠性IR Drop Analysis分 staticDC与 dynamicAC两类。Static IR drop 假设恒定电流仅用于粗略评估dynamic IR drop 使用 VCD 波形驱动计算 peak current demand 下的 voltage collapse# RedHawk 动态 IR drop 分析命令 redhawk -project ir_drop.prj -mode dynamic -vcd top.vcd -sdf top.sdfEM AnalysisElectromigration 检查金属线电流密度是否超限如 M1 层 Jmax 1.5 mA/μm²。工具报告EM_violation并定位超标 wire segment。Well Tap Connection确保 N-well/P-well 连续无断裂tap cell 间距 ≤ 50μm7nm 工艺要求否则导致 latch-up 风险。4. Aging-aware Sign-off将 HCI/NBTI/TDDB 量化为 timing margin4.1 老化机制如何具体影响时序三类物理退化模型芯片老化不是抽象概念而是可建模的物理过程Hot Carrier Injection (HCI)高电场下载流子获得足够能量注入栅氧导致阈值电压 Vt 正向漂移NMOS或负向漂移PMOS使 delay 增加。公式ΔVt ∝ Vds × Vgs² / tox。Negative Bias Temperature Instability (NBTI)PMOS 在负偏压高温下界面态增加 → Vt 负向漂移 → delay 增加。退化速率随温度指数增长Arrhenius model。Time Dependent Dielectric Breakdown (TDDB)栅氧在长期电应力下击穿概率上升虽不直接改 delay但导致 soft error 或功能失效。提示NBTI 是 28nm 及以下节点最主要的 aging source。实测显示125°C 下运行 10 年PMOS Vt 漂移可达 80mV对应 delay 增加 12–18%。4.2 如何在 sign-off 中集成 aging effect主流做法是Aging-aware Library Flow工艺厂提供 aged library如ff_aged.lib其中 cell delay、power、leakage 参数已叠加 10 年老化模型STA 工具使用 aged lib 替代 nominal lib 进行 sign-off# PrimeTime 中切换老化库 set_target_library [list $NOMINAL_LIB $AGED_LIB] set_link_library [list $NOMINAL_LIB $AGED_LIB] link_design top关键路径 slack 计算自动包含 aging margin。若 aged lib 分析 fail需提升 VDD 或重布线降低 toggle rate。4.3 动态补偿从设计端到系统端的 aging mitigation单纯加大 margin 代价高昂。先进方案采用on-die aging sensors DVFS feedback在 die 上集成 ring oscillator sensor实时监测 delay drift当 sensor 检测到 delay 增加 5%SoC firmware 自动提升 VDD 50mV 或降低 clock frequency 5%sign-off 阶段需验证 sensor placement 位置避开 high-EM zones及 compensation logic 的 timing closure。5. GDS Sign-off Checklisttape-out 前必须确认的 12 项硬性交付物5.1 GDS 文件结构与 layer mapping 的合规性GDS 流出必须严格遵循 foundry 的 layer map specification如 TSMC N7 的layer_map.txt。关键检查项Power/Ground RailsVDD/VSS 必须映射至指定 layer/datatype如layer 42/0且宽度 ≥ 2.4μmN7Sealring外圈保护环必须闭合宽度 ≥ 10μm间距 ≤ 5μm且与 core logic 保持 ≥ 20μm gapFiducial Marks至少 4 个位于 die 四角尺寸 5×5μmlayer100/0alignment mark。5.2 DFM 增强层与文本标注的完备性Foundry 要求 GDS 包含非电路功能 layerLayer/DataType用途是否必需检查要点235/0Chip Logo是位于 top metal layer尺寸 ≤ 100×100μm236/0Reticle ID是文本字符串字体 ≥ 2μm不可旋转237/0Sealring是必须闭合无断点238/0DFM Fill Pattern是与 density fill layer 一致无重叠5.3 最终 sign-off 报告的签字闭环一份有效的 sign-off report 必须包含Timing ReportPOCV mode 下所有 corners 的 worst negative slackWNS≤ 0 total negative slackTNS 0Power Reportdynamic IR drop peak 5% VDDEM violation count 0DRC/LVS/ERC Summaryerror count 0且附带 foundry 认证的 DRC deck version如TSMC_N7_DRC_v2.3.1GDS HashSHA-256 校验值与 tape-out 系统存档值一致Sign-off Engineer 签字栏明确标注 “I confirm this GDS is ready for mask tape-out”。执行最终 GDS 验证的脚本示例Calibre#!/bin/bash # final_signoff.sh calibre -drc -runset tsmc_n7_drc.runset design.gds \ calibre -lvs -runset tsmc_n7_lvs.runset design.gds synth.net \ calibre -pex -runset tsmc_n7_pex.runset design.gds \ sha256sum design.gds gds_hash.txt echo ✅ All sign-off checks passed. GDS hash: $(cat gds_hash.txt)该脚本串联 DRC/LVS/PEX寄生参数提取并生成不可篡改的哈希值——这是流片厂接收 GDS 的第一道门槛。任何一项失败都意味着设计尚未达到物理实现的可信基线。本文还有配套的精品资源点击获取 芯片签核实战：RTL到GDS的时序、物理与老化可靠性验证
简介本资源是一份面向数字芯片后端设计工程师与VLSI进阶学习者的RTL to GDS签核Sign-off流程核心要点精要聚焦静态时序分析STA中关键的工艺偏差建模与签核策略演进。内容系统梳理了从传统BC-WC分析、OCV及其CRPR优化到AOCV、POCV/SOCV等先进片上变异建模方法的技术原理与适用边界并深入解析setup/hold检查中的时钟重汇聚悲观度、RC提取角选择Cworst/Cbest、RCworst/RCbest、老化效应HCI/NBTI/TDDB/EM对签核裕量的影响及应对方案。资源为单个PDF文件62KB内容凝练、术语准确、逻辑清晰适合作为签核流程速查参考或面试/复盘知识图谱。目前已有56人学习下载虽体量轻巧但覆盖签核全流程关键决策点尤其适合在流片前快速厘清PVT角选取、derating策略、统计时序建模差异等易混淆概念。1. RTL to GDS sign-off 不是终点而是芯片流片前最后一道「可信度校验」你写完 RTL综合出网表PR 布局布线完成GDS 文件生成——看起来可以 tape-out 了错。RTL to GDS sign-off 是整条数字前端到物理实现链路上最严苛的「可信度校验」环节它不验证功能是否正确那是仿真和形式验证的事而专攻一个致命问题——当硅片真正流片出来它在真实电压、温度、工艺波动下能否在所有工作条件下稳定满足时序、功耗、可靠性与制造约束这个阶段不是“跑通就行”而是用统计模型替代经验系数、用路径级分析替代全局角点、用老化感知库替代常温静态库、用密度驱动填充替代人工补白。它直面现代先进工艺7nm/5nm下那些无法被传统 BC-WC 角点覆盖的物理现实同一颗芯片上靠近 I/O 的单元可能比核心逻辑区快 12%而某条关键路径的 launch 和 capture 段因局部温度梯度产生反向延迟偏移金属线宽偏差导致 RC 提取误差超 ±18%未加 slotting 的宽电源线在 CMP 后厚度衰减 30%引发局部 IR drop 突增。Sign-off 不是流程终点而是把设计从“仿真能跑”推向“硅片能用”的临界点。适合已掌握综合/PR 基础、正推进 tape-out 的数字后端工程师、STA 工程师及 SoC 集成负责人——尤其当你开始遭遇签核失败却查不到根本原因时这里就是你必须深挖的战场。2. Sign-off Timing从 OCV 到 POCV/SOCV为什么传统 BC-WC 分析已失效2.1 BC-WC 时序分析的结构性缺陷空间变异与路径耦合被粗暴抹平传统 sign-off timing 采用 best-caseBC和 worst-caseWC两个角点setup 检查用 WC慢速工艺高温低压hold 检查用 BC快速工艺低温高压。这种做法隐含一个强假设——整个芯片所有单元、所有互连线在同一时刻处于同一极端条件。但现实是芯片尺寸已达数十 mm²die 上不同区域温度差可达 20°C局部电压降IR drop导致 VDD 波动 ±5%工艺参数如阈值电压 Vt在晶圆内呈 Gaussian 分布。更致命的是Clock Reconvergence PessimismCRPlaunch 和 capture 路径共享同一段时钟树传统 OCV 对该共享路径施加两次 derating一次在 launch一次在 capture实际只应扣除一次。这导致 setup margin 被高估 15–25%迫使设计过度插入 buffer 或降低频率。提示CRP 并非理论问题。实测显示在 16nm FinFET 设计中未启用 CRPRClock Reconvergence Pessimism Removal的 OCV 分析会使关键路径 slack 误报 -0.32ps直接导致 false violation引发无谓的 ECO。2.2 AOCV按路径深度动态缩放 derating缓解但未根治悲观Advanced On-Chip VariationAOCV将 derating 因子从固定值改为依赖路径深度number of stages和扇出fanout的 lookup table。例如Synopsys Liberty 库中 AOCV 表定义如下# 示例AOCV derating table for typical corner (liberty format) aocv_table typical { depth { 1 2 3 4 5 6 7 8 } derate { 1.0 0.95 0.92 0.90 0.88 0.86 0.84 0.82 } }该表表明单级路径depth1不降额1.0而 8 级长路径仅保留 82% 延迟余量。AOCV 通过set_aocv_library加载并在 STA 工具如 PrimeTime中启用set_aocv_library -library $AOCV_LIB -corner typical set_timing_derate -aocv true参数说明-corner typical指定应用 AOCV 的工艺角点-aocv true强制启用 AOCV 模式。但 AOCV 仍属 deterministic 模型——它为每个单元分配单一 derating 值未考虑同一单元在不同路径中受邻近单元影响的差异如负载电容变化导致的 delay shift。2.3 POCV/SOCV统计建模 Monte Carlo让 delay 成为概率分布Parametric OCVPOCV或 Statistical OCVSOCV将每个单元的延迟建模为概率分布通常 Gaussian 或 Skewed Gaussian其标准差 σ 由工艺厂提供如delay_sigma : 0.05表示延迟均值 ±5% 变异。工具如 PT-SI执行 Monte Carlo 采样对每条关键路径随机抽取各单元 delay 样本计算路径总 delay 分布最终报告 3σ 或 5σ 下的 worst-case delay。典型配置命令# 启用 SOCV 分析以 Synopsys PT 为例 set_si_analysis_mode -statistical set_lib_cell_delay_model -statistical -library $SOCV_LIB set_timing_derate -pocv true read_saif -instance top -input activity_file.vcd参数说明-statistical切换至统计模式-pocv true启用参数化变异read_saif加载翻转活动数据使 delay 计算包含输入转换时间transition time与负载capacitance的联合变异。POCV 将 setup violation 数量平均降低 40%同时避免过度 pessimism 导致的性能损失。分析方法模型类型典型 pessimism运行时间适用场景BC-WC OCVDeterministic高20–30%快1h初版收敛、快速迭代AOCVDeterministic中10–15%中2–4h16nm 及以上成熟节点POCV/SOCVStatistical低5%慢8–24h7nm/5nm sign-off、高性能 SoC3. Physical Sign-offDRC/LVS/ERC 与制造约束的硬性闭环3.1 DRC从基础几何规则到 DFM 增强检查的演进Design Rule CheckDRC不再仅验证最小线宽/间距min width/spacing而是覆盖整套制造可行性约束。以 7nm 工艺为例DRC 规则集包含Metal Density Rules要求每 100×100μm 区域内金属填充率 ≥30% 且 ≤70%。低于下限导致 CMP “dishing”凹陷高于上限引发 “erosion”侵蚀。工具自动插入 dummy metal fill# Calibre DRC 命令行调用需预定义 density rule deck calibre -drc -runset drc_density.runset -job max_jobs design.gdsAntenna Rules防止等离子刻蚀中电荷累积击穿栅氧。规则定义 metal-to-gate ratio如 M2/GATE 200。修复方式包括 diode insertion在 gate 输入端加二极管泄放电荷或 antenna jumper跨层跳线分流# Innovus 中自动插入 antenna diode repair_antenna -diode_cell sky130_fd_sc_hd__diode_2 -threshold 200DFM Rules如 sealring保护环、fiducial marks光刻对准标记、dummy poly/diffusion确保光刻均匀性。这些 layer 必须在 GDS 流出前显式添加。3.2 LVSLayout vs Schematic 的拓扑等价性验证LVS 不是比较图形像素而是提取 layout 的 SPICE netlist 与 RTL 综合/网表生成的 reference netlist 进行拓扑比对。关键步骤Netlist ExtractionCalibre RVE 从 GDS 提取物理连接关系生成layout.spSchematic Netlist Generation将综合输出的.v或.db转为 SPICE 格式synth.spHierarchical Comparison逐层级比对器件、端口、连接关系。常见 failure 类型Floating net未连接的金属线如未接 VDD 的 decap cell 电源 pinShort意外短接如 via stack 错位导致 M1-M2-M3 短路Missing devicelayout 中漏放 standard cell如 filler cell 未插入导致 row 断开。注意LVS 必须在插入 filler cell、decap cell、sealring 后执行。若在 PR 后立即 run LVS会因 filler 缺失导致大量missing deviceerror徒增 debug 时间。3.3 ERC电气完整性与供电网络的专项审查Electrical Rule CheckERC聚焦供电可靠性IR Drop Analysis分 staticDC与 dynamicAC两类。Static IR drop 假设恒定电流仅用于粗略评估dynamic IR drop 使用 VCD 波形驱动计算 peak current demand 下的 voltage collapse# RedHawk 动态 IR drop 分析命令 redhawk -project ir_drop.prj -mode dynamic -vcd top.vcd -sdf top.sdfEM AnalysisElectromigration 检查金属线电流密度是否超限如 M1 层 Jmax 1.5 mA/μm²。工具报告EM_violation并定位超标 wire segment。Well Tap Connection确保 N-well/P-well 连续无断裂tap cell 间距 ≤ 50μm7nm 工艺要求否则导致 latch-up 风险。4. Aging-aware Sign-off将 HCI/NBTI/TDDB 量化为 timing margin4.1 老化机制如何具体影响时序三类物理退化模型芯片老化不是抽象概念而是可建模的物理过程Hot Carrier Injection (HCI)高电场下载流子获得足够能量注入栅氧导致阈值电压 Vt 正向漂移NMOS或负向漂移PMOS使 delay 增加。公式ΔVt ∝ Vds × Vgs² / tox。Negative Bias Temperature Instability (NBTI)PMOS 在负偏压高温下界面态增加 → Vt 负向漂移 → delay 增加。退化速率随温度指数增长Arrhenius model。Time Dependent Dielectric Breakdown (TDDB)栅氧在长期电应力下击穿概率上升虽不直接改 delay但导致 soft error 或功能失效。提示NBTI 是 28nm 及以下节点最主要的 aging source。实测显示125°C 下运行 10 年PMOS Vt 漂移可达 80mV对应 delay 增加 12–18%。4.2 如何在 sign-off 中集成 aging effect主流做法是Aging-aware Library Flow工艺厂提供 aged library如ff_aged.lib其中 cell delay、power、leakage 参数已叠加 10 年老化模型STA 工具使用 aged lib 替代 nominal lib 进行 sign-off# PrimeTime 中切换老化库 set_target_library [list $NOMINAL_LIB $AGED_LIB] set_link_library [list $NOMINAL_LIB $AGED_LIB] link_design top关键路径 slack 计算自动包含 aging margin。若 aged lib 分析 fail需提升 VDD 或重布线降低 toggle rate。4.3 动态补偿从设计端到系统端的 aging mitigation单纯加大 margin 代价高昂。先进方案采用on-die aging sensors DVFS feedback在 die 上集成 ring oscillator sensor实时监测 delay drift当 sensor 检测到 delay 增加 5%SoC firmware 自动提升 VDD 50mV 或降低 clock frequency 5%sign-off 阶段需验证 sensor placement 位置避开 high-EM zones及 compensation logic 的 timing closure。5. GDS Sign-off Checklisttape-out 前必须确认的 12 项硬性交付物5.1 GDS 文件结构与 layer mapping 的合规性GDS 流出必须严格遵循 foundry 的 layer map specification如 TSMC N7 的layer_map.txt。关键检查项Power/Ground RailsVDD/VSS 必须映射至指定 layer/datatype如layer 42/0且宽度 ≥ 2.4μmN7Sealring外圈保护环必须闭合宽度 ≥ 10μm间距 ≤ 5μm且与 core logic 保持 ≥ 20μm gapFiducial Marks至少 4 个位于 die 四角尺寸 5×5μmlayer100/0alignment mark。5.2 DFM 增强层与文本标注的完备性Foundry 要求 GDS 包含非电路功能 layerLayer/DataType用途是否必需检查要点235/0Chip Logo是位于 top metal layer尺寸 ≤ 100×100μm236/0Reticle ID是文本字符串字体 ≥ 2μm不可旋转237/0Sealring是必须闭合无断点238/0DFM Fill Pattern是与 density fill layer 一致无重叠5.3 最终 sign-off 报告的签字闭环一份有效的 sign-off report 必须包含Timing ReportPOCV mode 下所有 corners 的 worst negative slackWNS≤ 0 total negative slackTNS 0Power Reportdynamic IR drop peak 5% VDDEM violation count 0DRC/LVS/ERC Summaryerror count 0且附带 foundry 认证的 DRC deck version如TSMC_N7_DRC_v2.3.1GDS HashSHA-256 校验值与 tape-out 系统存档值一致Sign-off Engineer 签字栏明确标注 “I confirm this GDS is ready for mask tape-out”。执行最终 GDS 验证的脚本示例Calibre#!/bin/bash # final_signoff.sh calibre -drc -runset tsmc_n7_drc.runset design.gds \ calibre -lvs -runset tsmc_n7_lvs.runset design.gds synth.net \ calibre -pex -runset tsmc_n7_pex.runset design.gds \ sha256sum design.gds gds_hash.txt echo ✅ All sign-off checks passed. GDS hash: $(cat gds_hash.txt)该脚本串联 DRC/LVS/PEX寄生参数提取并生成不可篡改的哈希值——这是流片厂接收 GDS 的第一道门槛。任何一项失败都意味着设计尚未达到物理实现的可信基线。本文还有配套的精品资源点击获取