1. 为什么用FPGA写小游戏一个能调动全栈技能的实战项目做FPGA开发这几年我经常被初学者问到一个问题“我想做个FPGA项目实战练手但不知道该做什么。”说实话流水灯、数码管计数这类Demo做完就扔根本形成不了知识体系。直到我认真地用FPGA从头写了一个小游戏才意识到这件事的价值远不止“好玩”这么简单。我选的题目是经典的乒乓球游戏Pong就是两个人控制左右挡板来回击打一个球的玩法。这个项目从底层寄存器配置、时钟分频到顶层状态机设计几乎把FPGA开发的核心环节全部串了一遍。你不需要外挂ARM、不需要跑操作系统纯用Verilog把硬件逻辑搭出来这个过程能让你真正理解“硬件是用并行逻辑堆出来的”这句话的含义。这个项目的受众其实很宽刚学完Verilog语法、准备找项目的FPGA入门者或者已经在做通信、图像方向但想补一补逻辑设计基本功的工程师甚至是想给学生出课程设计的老师都能从中找到自己需要的东西。对我个人来说做完这个项目之后再去啃那些复杂的接口协议、图像处理算法明显感觉底子厚了。1.1 这个项目到底在练什么很多人以为FPGA游戏项目就是“把C语言的游戏代码翻译成Verilog”这是最大的误解。FPGA的游戏逻辑与软件游戏有一个本质区别软件是顺序执行的而FPGA所有模块是同时运行的。球在移动的同时按键在扫描、挡板在刷新、分数在更新、VGA在逐行扫屏这些事件彼此独立又需要协同。所以做这个项目你练的第一个核心能力是并行思维。你得习惯把一个大系统拆成若干个同时工作的模块再用握手信号或者状态机把它们同步起来。练的第二个能力是时序设计VGA有严格的行场时序按键有机械抖动需要消抖处理球速快了之后怎么保证移动的均匀性这些都和时序强相关。第三个能力是资源意识。FPGA的查找表、触发器、BRAM都是有限资源设计时就要估算每个模块的消耗量。我记得第一次把游戏逻辑全塞进一个always块里布局布线后时序直接不收敛后来改成多模块分治问题立刻解决。这种经验只有动手做项目才能体会。从知识覆盖面来说这个项目涉及了时钟管理、复位设计、计数器分频、跨时钟域处理、状态机编写、VGA协议、按键输入处理、显示输出控制甚至可以考虑加一个UART串口来做调试打印。把这些知识点全吃透你差不多可以应对大多数入门级的FPGA岗位面试了。1.2 硬件平台怎么选开发板与外围模块平台选型我一直主张“够用就好、接口齐全”。做这个小游戏需要的硬件资源其实不多一个FPGA芯片哪怕是最入门的、一块VGA接口、几个按键、一个蜂鸣器、若干LED和数码管就够了。如果你手头已经有开发板先看板子上的资源是否满足以上条件。市面上的主流入门板卡比如黑金、小梅哥系列的开发板基本都自带VGA接口和按键矩阵直接用就行。如果是自己画板子需要注意VGA的RGB信号线要用串联匹配电阻一般22欧姆到47欧姆防止信号反射造成画面重影。有人会问“能不能用HDMI输出我手头只有HDMI显示器。”理论上可以但HDMI涉及TMDS编码、串行化、差分对约束对新手来说难度陡增。热词里有个“fpga实现rgb转tmds”说明确实有人在做这条路线但建议先把VGA调通再考虑HDMIVGA的并行RGB信号直连FPGA引脚在逻辑上非常直观适合作为显示方案的第一站。按键部分建议选用独立按键而非矩阵键盘因为游戏操作需要实时响应矩阵扫描会增加逻辑复杂度。当然如果你能在状态机里把扫描时序处理好矩阵键盘也不是不行只是不推荐作为第一版方案。我在实际开发中用了一块Artix-7系列的板子主时钟50MHz。这颗芯片属于Xilinx主流产品线开发资料多、编译速度快非常适合这个项目。如果你的板子是Intel Cyclone系列代码基本可以直接移植Verilog的语法和工程结构在两个平台下差别不大只是约束文件格式不同而已。2. 系统整体架构从按键到屏幕的完整数据通路在动手写代码之前我习惯先画一张系统框图。FPGA开发最忌讳的是“边写边想”因为硬件设计的修改成本远高于软件等所有模块写完再发现问题排查起来痛苦万分。这个游戏项目的架构我把它拆成了五层每一层负责一个独立的功能域。顶层是交互层包含按键输入和蜂鸣器输出负责玩家与游戏之间的直接交互。第二层是控制层核心是游戏主状态机和球拍控制逻辑它决定了游戏的整体流向是开始界面、正在游戏、进球得分还是游戏结束。第三层是数据层维护球的位置坐标、挡板坐标、分数等实时数据这一层虽然不直接驱动显示器但所有画面变化都由它决定。第四层是显示驱动层包括VGA时序发生器和画面绘制逻辑根据数据层提供的坐标信息把RGB信号输出到屏幕。最后一层是时钟层由外部晶振生成原始时钟经过锁相环分频出VGA需要的像素时钟以及各模块需要的低频时钟。这五层之间的数据流是单向的几乎不出现跨层直接访问的情况。比如显示驱动层的绘制逻辑只读取数据层的坐标寄存器不会反过来修改游戏状态。这种设计的好处是模块间耦合度低调试时可以单独验证每一层出了问题也容易定位。2.1 五层架构拆解先说时钟层。VGA分辨率我选的是640x48060Hz这个分辨率是目前兼容性最好的几乎所有显示器都支持。它的像素时钟理论值是25.175MHz实际用25MHz即可误差在可接受范围内。你的开发板如果只有50MHz晶振用锁相环分频到25MHz是最省事的做法。有些老式开发板没有锁相环那也可以直接用一个计数器做偶数分频50MHz除以2就是25MHz。再说交互层。游戏需要两个玩家操作所以至少要两个按键输入。我把按键设计成“挡板向上/向下移动”每个玩家各两个按键总共四个。按键信号进来之后先经过消抖模块再给到控制层。蜂鸣器用于进球和击球时的提示音由游戏事件触发输出一个音频方波即可。控制层是核心中的核心。我设计了一个四状态的状态机IDLE等待开始、PLAY游戏中、SCORE进球暂停、GAMEOVER一方达到获胜分数。状态机用同步时序实现每个时钟上升沿根据游戏事件改变状态。事件包括“开始键按下”“球碰到上下边界”“球被挡板反弹”“球飞出左右边界”等。数据层里的关键数据有三个球的横坐标、球的纵坐标、球的运动方向向量。另外还有左右挡板的纵坐标、双方比分。所有变量统一用寄存器实现方便随时被显示模块读取。显示驱动层用一个VGA时序生成器输出行同步、场同步信号再结合当前扫描位置根据游戏画面元素所在区域决定该像素显示什么颜色。这一步是整个项目代码量最大的部分但逻辑很直观如果把一条扫描线想成一行像素点那每个像素的输出颜色就是一系列坐标比较的结果。2.2 乒乓球游戏的设计需求定义光说架构可能有点抽象我们来定义一下这个乒乓球游戏的具体玩法需求。屏幕分辨率640x480球场底色用黑色球和挡板用白色。左右挡板尺寸定为宽度10像素、高度100像素位置分别在屏幕左侧x20处和右侧x610处挡板纵向移动范围限制在y10到y470之间。球的初始大小定为10x10像素初始位置在屏幕正中央。发球时球以45度角随机向左或向右飞出。速度参数很关键如果球速度太快玩家反应不过来游戏失去趣味如果太慢局面又很无聊。我实测下来球的水平速度和垂直速度各设为每帧1像素即每个VGA刷新周期约16.6ms移动1像素是最合适的节奏。这样球从中间飞到挡板大约需要320帧也就是5秒多玩家有充足的反应时间。比分规则是球碰到左边界右方得分碰到右边界左方得分。任意一方先得到5分游戏结束蜂鸣器响三次提示。游戏过程中按一下开始键可以回到IDLE状态重新开始。有些人可能会加一个“球速递增”的机制每反弹一次速度提升一点。这个功能我建议第二版再加因为涉及运动分解和时钟配速第一版先把基础逻辑跑通更重要。热词里提到的“fpga定点数”就在这里派上用场了如果你希望速度是可配置的小数就需要把坐标和速度都用定点数格式表示比如用16位寄存器表示一个数高8位是整数部分低8位是小数部分。第一版用整数就够了不用过早引入复杂性。3. 核心模块设计VGA显示、按键消抖与游戏状态机架构搭好之后就到了真正写代码的阶段。这一节我会挑三个最关键、也最容易出问题的模块展开讲VGA显示驱动、按键消抖、游戏逻辑状态机。这三个模块一个都不能错任何一个出问题游戏都没法正常玩。3.1 VGA显示驱动把像素点映射到屏幕上VGA接口的信号其实非常简洁三根模拟RGB信号、行同步信号HSYNC、场同步信号VSYNC。FPGA输出的是数字信号所以RGB用3位或者多位并行数据直接接到DAC电阻网络上经过电阻分压转换成模拟电压。常用的做法是RGB各连2到3个引脚颜色数量在64到512之间对于单色小球游戏来说绰绰有余。时序上640x48060Hz的参数如下表参数像素时间整行周期80032us行同步脉冲963.84us行后沿481.92us有效显示区64025.6us整帧周期525行16.6ms场同步脉冲2行63.5us场后沿33行1.05ms有效行数48015.2ms写代码的时候用两个计数器来模拟扫描过程一个行计数器hcount从0到799一个场计数器vcount从0到524。当hcount在0到95之间时行同步信号拉低当vcount在0到1之间时场同步信号拉低。有效显示区域是hcount在144到783之间且vcount在32到511之间对应屏幕上的640x480个像素。绘制逻辑就在有效显示区判断当前扫描点是否在球的范围内是否在左挡板范围内是否在右挡板范围内如果在输出白色比如RGB111如果不在输出黑色RGB000。就这么简单。关键是要把球和挡板的坐标换算成像素扫描坐标换算公式是像素横坐标 hcount - 144像素纵坐标 vcount - 32。写VGA驱动最容易犯的错误是同步信号极性搞反。标准VGA的行场同步信号是负极性即默认高电平脉冲拉低。有些显示器对极性不敏感但很多老式显示器和投影仪会因此黑屏或者画面偏移。如果你发现显示器完全没反应第一个检查点就是同步信号的极性。显示器接上之后如果发现画面左右或者上下偏移通常是后沿时序不匹配引起的检查计数器的起始值是否和标准参数一致。还有一点要特别注意有些开发板的VGA接口默认通过一个排阵连接如果引脚约束没写好信号是出不去的这一点在约束文件里一定要逐位核对。3.2 按键消抖与输入处理按键消抖是FPGA入门必踩的坑。机械按键在按下和释放的瞬间触点会产生大约5到20毫秒的抖动形成一连串高低电平变化如果不做处理逻辑会认为玩家按了很多次键。消抖方案我推荐最常用的“延时采样法”检测到按键电平变化后启动一个20毫秒的计数器计数器结束后再采样一次按键电平如果此时电平稳定就认为有效按键事件产生。用Verilog实现时一般用一个移位寄存器对按键信号连续采样4次每次间隔5毫秒只有这4次采样值都相同才判定为一次有效的按下动作。延时采样的好处是逻辑简单、资源消耗低而且对绝大多数机械按键都有效。坏处是响应有一定延迟但对于游戏来说20毫秒的延迟几乎察觉不到可以接受。按键模块输出给控制层的是一个“单周期脉冲”而不是电平信号。也就是说检测到一次有效按下时只产生一个时钟周期的“1”信号随后自动归零。这样做的好处是状态机只会响应一次事件不会因为按键一直按住而反复触发状态转移。这里有个小细节如果玩家一直按住挡板向上键我们希望挡板持续上移而不是只移动一次。所以按键模块要区分“短按”和“长按”。我的做法是按键消抖后得到稳定的电平信号电平为1期间每几个帧周期就让挡板移动一次实现持续移动效果。单次触发只用于“开始游戏”这类不需要连续操作的按键。3.3 游戏逻辑状态机的设计游戏主状态机是整个设计的灵魂。我选择了Moore型状态机输出只与当前状态有关这样时序分析更容易也不容易出现毛刺。状态转移图可以描述为复位之后进入IDLE态此时屏幕显示“初始画面”球在中央等待检测到开始键按下进入PLAY态球开始移动在PLAY态中如果球飞出左边界进入SCORE态右边分数加一然后在SCORE态停留2秒后重新发球进入PLAY态同理如果飞出右边界左边分数加一。任何一方分数达到5进入GAMEOVER态等待重新开始。球的位置更新在PLAY态中每个帧周期执行一次。为了生成“每帧移动一次”的节拍信号我用一个计数器检测VGA的场同步脉冲当场同步脉冲到来时产生一个frame_tick信号游戏逻辑只在frame_tick有效时更新坐标。这样做的好处是游戏速度和刷新率严格同步不会出现画面撕裂。球的运动方向用两个标志位表示x_dir1表示向右0表示向左和y_dir1表示向下0表示向上。每帧更新时x坐标根据x_dir加1或减1y坐标同理。边界检测逻辑是如果球的y坐标小于等于屏幕顶边y0或者大于等于屏幕底边y480-球高y_dir取反。如果球的x坐标到达左挡板所在的x区间且y坐标与左挡板重叠x_dir置为向右右挡板同理。这里容易犯一个错误边界检测只用了一个时钟周期如果球速度过快可能一帧内穿越多重边界。解决方法是把“下一帧位置”先计算出来再用组合逻辑做边界判断而不是等到坐标更新后再去检测。这个技巧在FPGA游戏开发中非常实用我后面在常见问题里还会展开讲。3.4 分数显示与数码管驱动比分显示我用了开发板上自带的四位数码管左边两位显示玩家1分数右边两位显示玩家2分数。FPGA驱动数码管最常用的方式是动态扫描每个数码管轮流点亮利用人眼视觉暂留效应看起来所有位都在同时显示。具体做法是4位数码管需要8个段选信号和4个位选信号。段选信号决定当前点亮数码管的哪些段位选信号决定哪一位被点亮。每隔1毫秒切换一位四位数码管扫描周期为4毫秒刷新率250Hz完全没有闪烁感。分段编码可以用一个只读存储器的查表方式实现把数字0到9对应的段码预先存起来显示时直接按数字索引取出对应段码。如果你不想用数码管也可以直接在VGA画面上把分数画出来用像素画数字。这种方式的代码量会大一些但视觉效果更统一。我建议先做数码管方案等游戏逻辑稳定后再考虑在画面上画分数。分数模块和数据层配合很简单数据层维护两个4位的分数寄存器0到15我们只需要0到5分数变化时更新一次数码管模块每个扫描周期读取一次即可。这里不需要做复杂的握手协议因为读数永远发生在时钟上升沿不会有跨时钟域的问题。4. 关键代码实现与验证方法架构和模块设计完之后就到了实际写代码的环节。这一节我会给出完整的代码框架和关键代码段并解释每一段的功能。代码使用Verilog编写工程基于Vivado但代码本身是纯Verilog可以直接移植到Quartus或者其他工具中。4.1 模块划分与顶层连接顶层模块我命名为game_top内部例化以下子模块clk_div产生25MHz像素时钟vga_timing生成VGA行场同步信号vga_draw根据扫描位置绘制画面key_debounce处理四个按键的消抖key_process将消抖后的电平信号转换为挡板移动信号game_control游戏主状态机和碰撞检测逻辑score_display数码管分数显示驱动buzzer_control蜂鸣器控制逻辑顶层模块只负责例化和连线不写任何业务逻辑。这样做的好处是当你把模块从一个工程搬到另一个工程时只需要复制对应的子模块文件并修改顶层连线即可。顶层连线有一个地方需要特别注意VGA的RGB信号在代码中定义为3根线分别代表红、绿、蓝三种颜色的最高位。你可以把性子急一点直接把颜色信号表成3位总线接到开发板上对应的VGA引脚。但要注意有些开发板VGA接口的RGB引脚上已经接了限流电阻有些没有如果画面过亮或者颜色不对大概率是电阻网的问题而不是代码问题。4.2 时钟与复位时钟模块我优先使用锁相环。在Vivado里可以用时钟向导生成一个PLL IP核输入50MHz输出25MHz。如果你不想引入IP核也可以直接用寄存器分频reg clk_25m 0; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) clk_25m 0; else clk_25m ~clk_25m; end这个分频方案得到的25MHz信号是50MHz的二分频占空比精确50%但有一个缺点它和原始时钟之间没有相位对齐关系如果有跨时钟域的模块需要特别小心。在我们的设计中所有模块都用25MHz时钟没有跨时钟域问题所以这个简单方案完全够用。复位信号我用异步复位、同步释放的方式。这是FPGA设计中最稳妥的复位方案能有效避免复位释放时刻不一致导致的亚稳态问题。具体实现是在顶层例化一个复位同步器把外部按键复位信号同步到25MHz时钟域。热词里有个“xilinx fpga内部触发器的建立时间和保持时间分别是多少”这个问题在调试时序时直接相关。Artix-7系列的建立时间大约是0.1纳秒级别保持时间更短实际工程中只要在时序报告里看到建立时间裕量为正基本不会出问题。如果你的项目提示负裕量优先检查时钟约束是否写完整而不是盲目改代码。4.3 仿真验证写仿真测试脚本是FPGA开发的必备技能游戏项目尤其需要。因为你不可能在硬件上一条条调试状态机的转移过程仿真可以让你在看波形图的时候就把逻辑核对清楚。我的仿真做法是编写一个testbench顶层例化game_top并把VGA输出、按键输入、数码管输出全部引出。仿真中模拟按键按下动作用一个task封装按键输入逻辑方便多次调用task press_key; input key_id; input [31:0] duration; begin // 模拟按键按下 // 保持duration纳秒 // 模拟按键释放 end endtask仿真脚本的关键在于验证状态机的每个状态转移是否按预期工作。我的测试流程是先复位然后模拟按下开始键观察状态从IDLE变为PLAY运行100帧后手动强制把球的位置移动到左边界附近观察分数是否增加、状态是否变为SCORE。这属于“定向激励测试”比随机激励更高效能快速覆盖核心逻辑路径。除了功能仿真我还推荐做一次时序仿真。Vivado里综合后运行功能仿真结果可能和硅片行为有差异时序仿真更接近真实硬件。跑一次时序仿真能看到信号延迟对逻辑的影响也能提前发现潜在的竞争风险。5. 常见问题与排查技巧实录做完这个项目我在调试过程中积累了一些很有价值的排查经验这里整理成一个速查表适合所有手头有类似项目的朋友参考。现象原因解决方法显示器无信号同步极性错误或引脚约束错误检查HSYNC/VSYNC极性及约束文件画面花屏或彩色噪点RGB引脚松动或电阻网络焊接不良用万用表逐脚量VGA接口电路画面有残影像素时钟频率不匹配核对VGA时序参数确保25MHz按键偶尔无效消抖时间不够增大消抖计数范围到20ms以上球穿过挡板边界检测更新滞后使用下一帧位置做预判检测分数不刷新数码管扫描冲突检查位选信号是否正常切换编译后时序不收敛单模块逻辑过于复杂拆分模块减少组合逻辑级数5.1 画面闪烁或者花屏这类问题七成出在VGA时序和引脚约束上。如果你用的开发板是那种带VGA接口的成品板先检查原理图确认HSYNC和VSYNC是否接到了芯片的专用时钟引脚或者普通IO引脚。有些入门板把VGA引脚分布在排针上需要在约束文件里精确匹配。另外如果画面闪烁甚至完全没有信号极有可能是行同步时序出错。我用逻辑分析仪抓过自己的输出信号发现行同步脉冲宽度比标准值宽了80拍原因是计数器判断条件写错了。排查时先做一次纯色输出测试让VGA驱动模块输出全白色画面如果显示器能正常显示白色说明时序基本正确问题出在绘制逻辑上。5.2 按键反应不灵敏按键消抖的延时设置是最大的变量。我的经验是5毫秒消抖对大多数按键够用但在布局较差的开发板上可能还会有残留抖动导致偶尔触发两次。如果条件允许可以在消抖之后加一个“检测到上升沿才触发”的边沿识别逻辑进一步过滤无效触发。还有一个容易忽略的问题按键模块和游戏逻辑模块的时钟频率可能不同。如果你的游戏逻辑跑在帧计数节拍上而按键模块跑在系统时钟上就需要把按键事件传递到帧节拍域。最简单的方法是在按键输出端加一个两级FF同步器把按键信号同步到帧节拍时钟域。5.3 球速不均匀听上去奇怪但球速不均匀在FPGA里是真实存在的问题主因是球的位置更新逻辑没有和帧同步信号严格对齐。如果坐标更新发生在VGA扫描的有效显示区中间画面会出现跳变感看起来一快一慢。解决方法是强制让坐标更新只发生在场同步前沿的时刻即在场同步脉冲下降沿后一个时钟周期内更新。如果球速整体偏快或者偏慢检查你的像素时钟和帧计数逻辑。640x48060Hz意味着场同步脉冲每16.6ms来一次如果你用的是25MHz时钟应该每416666个时钟周期出现一次场同步脉冲这个数值不准确就会导致速度偏差。5.4 资源占用与布局布线问题游戏的逻辑量不大一般FPGA芯片的资源占用率都在10%以下但依然有值得优化的地方。热词里“fpga布局和布线区别”这个问题很典型布局决定逻辑单元在芯片上的物理位置布线决定它们之间的连线路径。如果时序不收敛优先检查综合报告中Logic Levels这一项超过10级就要考虑优化逻辑了。另一个实用技巧是把经常同时使用的寄存器放在同一个模块中方便工具做物理位置优化。我在做这个项目时发现把VGA绘制逻辑和坐标寄存器放同一个模块布局布线的效果比分成两个模块好很多时序裕量提升了约15%。6. 项目扩展从玩到用的几个进阶方向基础版游戏跑通之后这个项目的价值才刚刚开始释放。你可以沿着几个方向继续深入每一个方向都能让你对FPGA的理解上一个台阶。6.1 通信与调试能力升级热词里“fpga实现uart_rx接收仿真”非常值得关注。给你的游戏加一个串口模块用上位机发送指令来控制游戏参数比如修改球速、修改获胜分数。这样你就等于给游戏加了一个外部调试接口以后做任何FPGA项目都可以复用这套串口通信方案。串口接收的难点在于波特率生成和位采样时机调试时可以先发一个简单的0x55数据帧验证线上波形是否正确。更进一步可以做一个“上位机观战系统”游戏过程中把球和挡板的坐标通过串口实时发给电脑上位机用Python脚本把这些数据绘制成动画。这等于在FPGA和PC之间搭了一条数据通路对以后做数据采集、图像传输的项目非常有帮助。6.2 图像处理方向延伸热词里还有“fpga图像采集”、“sobel fpga”、“fpga双线性插值”这些方向都可以从游戏项目平滑过渡。思路很简单把游戏画面看成一张640x480的图像球和挡板是图像中的运动目标对象。用OV5640摄像头模组替换VGA输出再加上一个Sobel边缘检测模块你就有了一个最简单的实时视频边缘检测系统。很多做图像处理的同学只看算法文档不看硬件实现结果一上板就掉进时序深坑。做过游戏项目之后你对“像素时钟”“行场同步”这些概念的理解会非常具体再去看图像采集就轻松很多。所以这个游戏项目其实是通往图像方向的一座桥。6.3 工程化意识与面试加分从面试角度看FPGA八股文和项目实战的差别非常明显。会背“建立时间和保持时间的定义”的人很多但能把自己的项目时序报告讲清楚、把VGA时序参数脱口而出、把状态机设计的选择理由说明白的人很少。完成这个游戏项目后写简历时你就有了一个完整的、可展示、可拷问的项目经历。我认识一个朋友把这个乒乓球游戏做成了两轮对战模式左边是玩家控制右边是简单的AI自动追踪挡板。他还加了难度选择拨码开关分三个档位调整AI的反应速度。这个项目后来成了他面试时的王牌面试官追着问了一个多小时的时序设计和状态机架构。所以我的建议是如果你正在学FPGA千万别把自己锁在课程实验和小Demo里。选一个像乒乓球游戏这样麻雀虽小但五脏俱全的项目从头到尾做一遍把仿真、综合、上板、调试全流程走通你会发现自己对FPGA的理解立刻不一样了。最后分享一个我实测下来的小技巧VGA画面如果出现左右边缘轻微的竖条纹通常是因为RGB信号的串行匹配电阻没有加到位可以在信号线上串联33欧姆的排阻试试大多数情况下都能解决。做硬件和做软件最大的不同就在这里——很多问题不是逻辑错了而是物理层面的细节没处理好。